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本文檔的主要內容詳細介紹的是Xilinx的時序設計與約束資料詳細說明。
約束會增加運行時，所以除非需要，否則不要使用它們
更快的設計需要約束
它取決于所選設備的速度等級，但一般來說，任何時鐘速度為50MHz或以下、邏輯電平數合理（7或以下）的設計都不需要時間限制
超過50MHz的設計應使用時序限制
具有多個時鐘的設計應具有定時限制
如果您有一個信號時鐘，并且低于上述50MHz限制，您將不需要時間限制-如果需要，您可以隨時添加它們
如果有多周期時鐘路徑，則需要約束
在這些路徑中，您知道您有兩個或多個時鐘周期，以便在輸入更改后邏輯進入穩態
規則拇指：非計時運行除非你沒有達到你的時間目標，否則不受約束地驅動PAR。
有節制地添加約束，不要過度約束您的設計—這樣做無濟于事，增加約束會顯著增加您的運行時間
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