約束流程

　　說(shuō)到FPGA時(shí)序約束的流程，不同的公司可能有些不一樣。反正條條大路通羅馬，找到一種適合自己的就行了。從系統(tǒng)上來(lái)看，同步時(shí)序約束可以分為系統(tǒng)同步與源同步兩大類(lèi)。簡(jiǎn)單點(diǎn)來(lái)說(shuō)，系統(tǒng)同步是指FPGA與外部器件共用外部時(shí)鐘；源同步（SDR，DDR）即時(shí)鐘與數(shù)據(jù)一起從上游器件發(fā)送過(guò)來(lái)的情況。在設(shè)計(jì)當(dāng)中，我們遇到的絕大部分都是針對(duì)源同步的時(shí)序約束問(wèn)題。所以下文講述的主要是針對(duì)源同步的時(shí)序約束。

　　根據(jù)網(wǎng)絡(luò)上收集的資料以及結(jié)合自己的使用習(xí)慣，我比較趨向于下面的約束流程方式：時(shí)序約束一共包含以下幾個(gè)步驟：時(shí)鐘約束、IO約束以及時(shí)序例外。這幾個(gè)步驟應(yīng)該可以解決我們?cè)O(shè)計(jì)當(dāng)中絕大多數(shù)情況下的時(shí)序約束問(wèn)題。

　　1.首先約束時(shí)鐘。輸入時(shí)鐘，輸出時(shí)鐘。從種類(lèi) 來(lái)看不外乎以下幾種：?jiǎn)味溯斎霑r(shí)鐘、差分輸入時(shí)鐘、GT或恢復(fù)時(shí)鐘（例如LVDS信號(hào)恢復(fù)出來(lái)的時(shí)鐘）、PLL產(chǎn)生的時(shí)鐘以及自己產(chǎn)生的門(mén)控時(shí)鐘。

　　2.IO約束。只有等待內(nèi)部時(shí)鐘完全通過(guò)后，再配置input delay和output delays，告知FPGA外部端口的數(shù)據(jù)時(shí)序關(guān)系。

　　3.時(shí)序例外。在約束完時(shí)鐘以及IO后，還是有時(shí)序違例的時(shí)候，注意檢查一下是否有時(shí)序例外的情況，例如多周期時(shí)鐘路徑、異步時(shí)鐘、常量、以及互斥時(shí)鐘路徑等等。