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      電子發燒友網>電子資料下載>可編程邏輯>FPGA/ASIC>一種低延時片上網絡路由器的設計與實現

      一種低延時片上網絡路由器的設計與實現

      2015-08-24 | pdf | 911KB | 次下載 | 免費

      資料介紹

      通過分析流水線結構和單周期結構的片上網絡路由器，提出了一種低延時片上網絡路由器的設計，并在SMIC 0.13um Mixed-signal/RF 1.2V/3.3V工藝進行流片驗證。芯片測試結果表明，該路由器可以在300 MHz時鐘頻率下工作，并且在相同負載下，與其他結構的路由器相比較，其能夠在較低延時下完成數據包傳送功能。
      FPGA asic 路由器 片上網絡 低延遲
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