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      電子發燒友網>電子資料下載>IC datasheet pdf>SN54AS194,SN74AS194,pdf(4-Bit

      SN54AS194,SN74AS194,pdf(4-Bit

      2010-08-03 | rar | 740 | 次下載 | 3積分

      資料介紹

      These 4-bit bidirectional universal shift registers feature parallel outputs, right-shift and left-shift serial (SR SER, SL SER) inputs, operating-mode-control (S0, S1) inputs, and a direct overriding clear (CLR\) line. The registers have four distinct modes of operation:

      • Inhibit clock (temporary data latch/do nothing)
      • Shift right (in the direction QA toward QD)
      • Shift left (in the direction QD toward QA)
      • Parallel (broadside) load

      Parallel synchronous loading is accomplished by applying the four bits of data and taking both S0 and S1 high. The data is loaded into the associated flip-flops and appears at the outputs after the positive transition of the clock (CLK) input. During loading, serial data flow is inhibited.

      REGISTERS
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