描述

SNCLVDS314接收器將與FlatLink?3G兼容的串行輸入數(shù)據(jù)解串行并成為27個并行數(shù)據(jù)寄存器，在檢查奇偶校驗位之后，此寄存器從1,2或3個串行輸入載入30個位，并且鎖存24個像素位和3個控制位輸出至并行CMOS輸出。如果奇偶校驗確認(rèn)奇偶校驗正確，通道奇偶校驗錯誤（CPE）輸出保持低電平。如果檢測到奇偶校驗錯誤，CPE輸出生成一個高脈沖，而數(shù)據(jù)輸出總線忽略剛剛接收到的像素。或者，最后一個數(shù)據(jù)字在下一個時鐘周期內(nèi)被保持在輸出總線上。

串行數(shù)據(jù)和時鐘通過超低壓差分信令（subLVDS）線路接收。為了節(jié)能，SN65LVDS314支持三個運行模式（關(guān)斷，待機和激活）。

當(dāng)接收時，鎖相環(huán)（PLL）鎖定至下一個時鐘CLK并且在數(shù)據(jù)線路的線路速率上生成一個內(nèi)部高速時鐘。使用此內(nèi)部高速時鐘將數(shù)據(jù)串行載入到一個的移位寄存器內(nèi)。在從內(nèi)部高速時鐘中重新創(chuàng)建像素時鐘PCLK時，被并行化的數(shù)據(jù)出現(xiàn)在并行輸出總線上。如果沒有出現(xiàn)輸入CLK信號，在PCLK和DE被保持在低電平時，輸出總線被保持在靜止?fàn)顟B(tài)，而且所有其它并行輸出被拉至高電平。

并行（CMOS）輸出總線提供一個總線交換特性.SAWP（交換）控制位將輸出像素數(shù)據(jù)的輸出引腳順序控制為R [7：0] G [7：0]，B [7：0]，VS，HS，DE或B [0：7]，G [ 0：7]，R [0：7]，VS，HS，DE。這為PCB設(shè)計人員提供了適當(dāng)?shù)撵`活性來更好將總線與LCD驅(qū)動器輸出引腳相匹配或者將接收器件放置在PCB的頂部或者底部.F /S控制輸入在一個針對最佳EMI的慢速CMOS總線輸出上升時間與功耗和針對增速或者更高負(fù)載設(shè)計的快速CMOS輸出間進行選擇。

Flatlink是德州儀器公司的商標(biāo)。

兩個鏈路選擇線路LS0和LS1選擇使用的1,2或3條串行鏈路.RXEN輸入可被用于將SN65LVDS314置于一個關(guān)斷模式中。如果CLK輸入的共模電壓被移位至VDDLVDS（例如，發(fā)送器將CLK輸出釋放為高阻抗?fàn)顟B(tài)），那么SN65LVDS314進入一個有源待機模式。這在無需切換一個外部控制引腳的前提下可大SN65LVDS314額定運行環(huán)境溫度范圍為-40°C至85°C。所有CMOS和subLVDS信號在V _DD = 0V時的耐壓為2V。這一特性可實現(xiàn)V _DD 穩(wěn)定前的信號加電。