近日，全球知名的EDA工具廠商新思科技(Synopsys)宣布，面向三星7LPP（7nm Low Power Plus）和更先進工藝的良率學習平臺設計取得了重大突破，這將為三星后續5nm、4nm、3nm工藝的量產和良品率的提升奠定堅實基礎。

周所周知，隨著半導體制程工藝的不斷推進，晶體管的大小也越來越逼近物理極限，芯片的設計和生產也變得更加的復雜，良率的提升也越來越困難。因此要想提高芯片的良率，就需要對各個環節進行細致的分析。

為此新思科技打造了量產探索平臺(Yield Explorer)，這是一種復雜的芯片量產良品率學習平臺，可用來分析芯片設計、晶圓廠生產、產品測試三大方面的數據，以便幫助工程師找到缺點、改進良品率、提高產能。

根據此前三星公布的路線圖顯示，三星工藝近期有14nm、10nm、7nm、3nm三個重要節點，其中14nm會演化出11nm，10nm會演化出8nm，7nm則會演化出6nm、5nm、4nm。

而每種工藝往往又會根據性能、功耗的不同而分為多個版本，比如14nm分成了14LPE、14LPP、14LPC、14LPU，3nm則分成3GAE、3GAP，預計會采用全新的材料。

不久前，在三星在韓國舉行的晶圓代工制造論壇上，負責晶圓代工業務的三星副總裁Jung Eun-seung對外公布了三星在半導體制造工藝上的進展。他透露，三星7nm EUV工藝將于2020年1月份量產。此外他還透露三星目前已經完成了5nm FinFET工藝的技術研發，有望在2020年上半年進入量產。4nm則將在今年下半年完成開發，新思的新平臺將在其中發揮巨大作用。

再之后的重大節點就是3nm了，三星此前宣布3nm節點將使用GAA環繞柵極晶體管技術，三星通過使用納米片設備制造出了MBCFET（Multi-Bridge-Channel FET，多橋-通道場效應管），該技術可以顯著增強晶體管性能，主要取代FinFET晶體管技術。