AD9510和AD9511包含一個片上PLL內核，需要一個外部VCO或VCXO和一個環路濾波器來配置PLL環路。該PLL環路可用于顯著清理參考時鐘信號，該信號在分配時已拾取噪聲。這具有降低噪聲時鐘參考上的相位噪聲和時間抖動的效果。

PLL環路必須圍繞PLL內核特性和選定的VCO / VCXO進行設計。通常，VCO / VCXO頻率比參考時鐘頻率高一些整數乘數（N）。必須選擇合適的環路帶寬才能設計環路濾波器。

參考時鐘信號上的噪聲將在PLL環路帶寬之外被抑制。然而，環路帶寬內參考上的噪聲將通過比率20 * log（N）獲得，其中N是環路的倍頻器。可以實現的清理量取決于環路帶寬的窄度和倍頻。環路的穩定性和環路的穩定時間以及環路濾波器的元件值的實用性也受到環路帶寬的影響。

在環路帶寬之外，VCO / VCXO相位噪聲將占主導地位。因此，選擇具有低寬帶相位噪聲的VCO / VCXO非常重要。與所有工程任務一樣，必須在所有相關因素之間做出適當的折衷。良好的時鐘參考清理設計可以顯著提高系統性能。本地分布的時鐘時間抖動通常可以降低到1 ps rms或更好的數量級。

請記住，ADIsimCLK可以幫助您設計PLL環路并模擬其性能。