近日，SIA發了個聳人聽聞的新聞，說intel放棄了10nm工藝的研發，當然這肯定是假消息就是了，今天intel也出面辟謠。不過相信很多人也會覺得奇怪，那邊TSMC 7nm都量產了，三星也宣布風險試產了還上了EUV，為什么intel的10nm如此舉步維艱？

去解釋intel的10nm和TSMC/SAMSUNG 7nm之間實際上誰更先進其實也沒什么太大的意義，畢竟橫豎intel的工藝又不會拿來代工對不……用不到的東西再好也和自己沒啥關系，而且其實結論之前我在微博里也說過好幾次。但intel在10nm上陷入這么大的困境，有著比較深遠的技術考慮。

10nm其實是一個比較重要的節點，因為如果按照正統（就是每一代全面縮減0.7x的工藝，只線寬的不算）工藝路線來看，在10nm前后需要做很多比較重要的決定，挑我們外行人能理解的有兩個，第一個是是否引入EUV，第二個是如何處理高密度下第0層和第1層金屬互聯層（M0和M1）。一個一個來說。

EUV是目前很重要的技術，大家也經常會在各種新聞里看到EUV，但EUV其實并沒有絕大部分人想象的那么重要，這主要是兩方面的原因。第一方面，當初為什么要引入EUV，是因為193nm光源傳統上在90nm就會開始接近衍射極限，無法直接曝光，因此需要引入波長更短的EUV，用來制造更精細的電路。但是大家也看到了，EUV一直到現在的14nm，都沒有成功導入到芯片制造工藝中，業界已經用193nm光源采用各種多次曝光的方式一路曝到了10nm甚至最新的TSMC 7nm。而公認的硅基半導體的物理極限大約在5nm左右，最樂觀的到3nm也結束了，那么現在再導入EUV，其實你也只能用來用一代到兩代，實質上EUV已經從“沒有不行”的東西變成了“有了能省錢”的東西，重要性已經大大下降。第二方面，EUV只是光源，半導體工藝流程是非常復雜的，曝光只是其中——當然非常重要——的一環，簡單來說，光有EUV并不能解決問題，并不是你能造出大功率EUV光刻機，就能去做7nm的芯片圖樣，就像你光有了鏡頭并不能拍出照片一樣。

那么現在的EUV到底發展到什么階段了，是不是可以在10nm或者10nm之后的節點真正的以更省錢的方式大批量制造芯片，是一個需要評估且非常影響技術路線選擇的東西。三星比較頭鐵，為了EUV甚至放棄了7nm DUV的研發；TSMC則是兩頭下注，既做7DUV，又同步推進7EUV，intel這邊的態度就比較神奇：看起來intel根本對EUV毫無信心，因為10nm上intel率先在業界使用了SAQP曝光技術，既自對準四重曝光。

SAQP是從SADP發展而來的技術，D自然就是二重。這是為了解決193nm工藝無法直接對短于波長一半圖樣進行掩膜曝光而發展的技術，此外還有被稱之為Litho-Etch的多重曝光技術，目前主要是三星在使用。一般來說，芯片制造工藝上每一層圖案，都需要一個掩膜，二重曝光下，一層圖案需要兩張，四重曝光自然就是四張，因此SADP和SAQP顯然是非常影響成本的東西，當時EUV也正是希望可以通過降低波長從而避免多重曝光。目前TSMC的7nm工藝依然還在使用SADP，intel應該是第一個真正采用SAQP方式制造芯片的半導體廠商。SAQP一旦懟出來了，實際上193nm光源就已經可以用到半導體工藝的盡頭，EUV就沒有什么實際意義了，這隱藏著一個非常重大的猜測：intel可能打算徹底放棄EUV，因為也許在intel看來，EUV永遠都不可能成熟到成本比SAQP都低。

結合之前一個新聞，intel減持了ASML的股票來看，也許真的是有這個可能。

第二個問題沒有EUV這么好懂，需要對芯片有更加深入的一點點了解，那就是M0和M1的問題。在這個之前我想先提一提線寬的問題。所謂線寬就是你在工藝名字上看到的那個幾nm的數字，這代表著這一代半導體工藝所制造的最細的線條的寬度。但是一個重大誤區是線寬代表著密度，這是完全不對的：低線寬的技術的確意味著更小的晶體管，但并不意味著更小的晶體管間距，事實上intel 14nm工藝的間距就要比TSMC 10nm更小，而間距才是衡量密度的更直接的參數。談到間距就不得不談到接觸孔，制作在硅片上的一個一個的晶體管，需要靠金屬互聯層才能組合成電路，而金屬互聯層需要通過接觸孔，才能和晶體管產生電氣上的連接，直接和晶體管連接的通常是第0層和第1層金屬互聯層。越密的晶體管，不僅需要更細的M0和M1走線，還需要更小的接觸孔。當年業界在180～130nm時代將互聯金屬材料從鋁改為銅時，原因之一也是鋁金屬無法兼容更小的接觸孔。但銅和鋁不一樣，如果讓銅直接和芯片接觸，我記得是因為金屬電位問題，會導致絕緣層被離子擴散導致污染的情況，因此對于銅互聯的芯片，接觸孔內部還需增加一層其他的金屬作為保護層，這個保護層曾經一度相當復雜，但是目前大體上是以鉭為主。然而到了10nm的時候，因為接觸孔的寬深比進一步提升，鉭的機械性能已經不足以保證良率，為此需要更換金屬材質，其中一個解決方案是使用釕代替鉭。

但釕的極限也不高，在7nm時，更小的接觸孔甚至已經讓制作保護層都非常困難，因此需要再次更換金屬，甚至直接更換互聯層金屬，而這正是intel在做的事情：intel 10nm工藝的M0和M1已經徹底更換成了鈷，完全放棄了銅。鈷的硬度會帶來各種各樣的問題，是貨真價實的“硬骨頭”，但如果你需要進一步推進工藝線寬，用鈷替代銅是必須要走的一步，且基本不存在繞過的可能。不僅如此，10nm工藝上intel還引入了COAG，即Contact On Active Gate，直接把接觸孔打在了Gate的正上方，而不是傳統上遠離溝道的外側，這個技術目前也是業界首家。

在10nm上intel還有其他奇奇怪怪的東西，比如在溝道底部打入小塊SiGe來做局部應變硅。但基本上已經可以看出為何別家7nm做的風生水起，intel 10nm走的舉步維艱，總結下來就是，intel看不到EUV的希望，打算靠傳統工藝一路走到半導體的盡頭，而10nm則是這個計劃的實驗平臺，intel在10nm節點上一次性引入了諸多一直可以用到5nm甚至3nm的技術，打算通過放棄一代工藝量產時間作為代價，一次性打通通往末日的盡頭。步子太大，以至于intel也扯到了蛋，但一旦10nm成功量產，原則上說intel就直接具備了制造5nm芯片的所有技術，而其他的幾個制造商，目前還沒開始真正的啃硬骨頭，雖然看起來順風順水，線寬數字一路推進，但未來會不會遇到難以逾越的大坑就天知道了。

但intel表示10nm進展順利，預計在2019年可以實現量產上市。現在再來看，是不是有不一樣的感覺？當然我并不是半導體業內，上面的東西完全有可能出現本質上的錯誤，這只是我目前為止對于看到的信息的個人理解，如有錯誤實屬正常，莫怪。