AD9734/AD9735/AD9736：高性能DAC的全面解析

在電子設計領域，數模轉換器（DAC）是連接數字世界和模擬世界的關鍵橋梁。今天，我們要深入探討Analog Devices推出的AD9734/AD9735/AD9736系列高性能DAC，看看它們在設計和應用中能為我們帶來哪些驚喜。

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產品概述

AD9734/AD9735/AD9736是一系列具有高采樣率和出色動態性能的DAC。AD9736為14位成員，AD9735為12位成員，AD9734為10位成員，它們的采樣率最高可達1200 MSPS，能夠在其奈奎斯特頻率范圍內實現多載波生成。

產品特性

• 引腳兼容：該系列產品引腳兼容，方便工程師在不同位數需求的設計中靈活切換。
• 出色的動態性能：以AD9736為例，在 (f{OUT }=30 MHz) 時，SFDR（無雜散動態范圍）可達82 dBc；在 (f{OUT }=130 MHz) 時，SFDR為69 dBc；在 (f{OUT }=30 MHz) 時，IMD（互調失真）為87 dBc；在 (f{OUT }=130 MHz) 時，IMD為82 dBc。
• LVDS數據接口：采用帶有片上100 Ω終端的LVDS數據接口，確保數據傳輸的穩定性和高速性。
• 內置自測試：具備內置自測試功能，方便工程師進行故障診斷和系統驗證。
• 低功耗：在 (I{FS}=20 ~mA) 、 (f{out }=330 MHz) 的條件下，功耗僅為380 mW。
• 雙電源操作：支持1.8/3.3 V雙電源操作，增強了設計的靈活性。
• 可調模擬輸出：輸出電流可在8.66 mA至31.66 mA之間調節（ (R_{L}=25 Omega) 至50 (Omega) ）。
• 片上1.2 V參考：提供片上1.2 V參考電壓，減少外部元件的使用。
• 封裝形式：采用160引腳芯片級球柵陣列（CSP_BGA）封裝，減小了封裝寄生效應。

技術規格

DC規格

數字規格

在相同的電源和負載條件下，數字規格包括LVDS數據輸入、LVDS時鐘輸入、LVDS時鐘輸出、DAC時鐘輸入和串行外設接口等方面的參數。例如，LVDS數據輸入的輸入電壓范圍為825 - 1575 mV，LVDS時鐘輸入的最大時鐘速率可達1200 MSPS等。

AC規格

AC規格主要關注動態性能，如最大更新速率、無雜散動態范圍（SFDR）、雙音互調失真（IMD）和噪聲譜密度（NSD）等。以AD9736為例，在不同的輸出頻率和采樣率下，SFDR和IMD表現出色。例如，在 (f{DAC}=1200 MSPS) 、 (f{OUT}=50 MHz) 時，SFDR可達80 dBc；在 (f{DAC}=1200 MSPS) 、 (f{OUT}=40 MHz) 時，IMD可達88 dBc。

絕對最大額定值

為了確保器件的安全使用，需要了解其絕對最大額定值。例如，電源電壓的范圍、引腳電壓的范圍以及結溫和存儲溫度的限制等。超過這些額定值可能會導致器件永久性損壞。

引腳配置與功能描述

AD9734/AD9735/AD9736的引腳配置包括電源引腳、時鐘引腳、數據輸入引腳、輸出引腳和控制引腳等。不同的引腳具有不同的功能，例如CVDD18為1.8 V時鐘電源，AVSS為模擬電源地，IOUTA和IOUTB為DAC輸出等。詳細的引腳功能描述有助于工程師正確連接和使用器件。

典型性能特性

靜態線性度

通過不同溫度和滿量程電流下的INL（積分非線性）和DNL（差分非線性）曲線，可以了解器件的靜態線性度。這些曲線展示了器件在不同條件下的輸出誤差，對于評估器件的性能和選擇合適的工作條件具有重要意義。

動態性能

動態性能包括SFDR、IMD和NSD等指標。不同采樣率和輸出頻率下的SFDR和IMD曲線，以及不同溫度下的NSD曲線，直觀地展示了器件的動態性能表現。例如，隨著輸出頻率的增加，SFDR和IMD會有所下降，但在一定范圍內仍能保持較好的性能。

WCDMA ACLR

在WCDMA應用中，ACLR（鄰道泄漏比）是一個重要的指標。通過測量不同型號在特定載波頻率下的ACLR，可以評估器件在無線通信系統中的性能。

SPI寄存器映射與詳細說明

AD973x系列通過SPI（串行外設接口）進行寄存器配置和控制。SPI寄存器映射包括多個寄存器，每個寄存器有不同的位定義和功能。例如，MODE寄存器用于設置SDIO方向、數據格式、復位等功能；IRQ寄存器用于處理中斷請求；FSC寄存器用于設置滿量程電流等。詳細了解這些寄存器的功能和操作方法，對于實現器件的正確配置和控制至關重要。

工作原理

數據輸入與時鐘關系

AD973x的輸入數據和時鐘關系較為復雜。輸入數據可以接受高達1.2 GSPS的速率，或者通過啟用2×插值濾波器，以600 MSPS的輸入數據速率實現全速運行。DATA和DATACLK_IN輸入為并行LVDS，DATACLK_IN輸入以雙倍數據速率（DDR）格式運行，其頻率為輸入DATA速率的一半。DACCLK信號直接驅動DAC核心，同時經過分頻后作為DATACLK_OUT輸出，用于時鐘數據源。

自適應閉環定時控制器

為了確保數據和時鐘的正確對齊，AD973x采用了兩個自適應閉環定時控制器：LVDS控制器和同步控制器。LVDS控制器負責管理LVDS數據和數據時鐘的對齊，同步控制器負責管理LVDS數據和DACCLK的對齊。這兩個控制器可以在手動模式、監控模式或自動模式下運行，通過移動平均濾波和可變閾值控制，實現對數據采樣和同步的優化。

輸出延遲

在1×模式下，當FIFO禁用時，AD973x的模擬輸出在輸入數據變化35個DACCLK周期后發生變化；啟用FIFO后，會增加最多8個額外的周期延遲。內部時鐘延遲變化在1.2 GHz下小于一個DACCLK周期（833 ps）。

應用信息

驅動DACCLK輸入

DACCLK輸入需要低抖動的差分驅動信號，并且要保持400 mV的輸入共模電壓。可以通過多種方式驅動DACCLK，如使用LVDS信號、正弦時鐘或CMOS/TTL時鐘等，并進行相應的處理和調整。

輸出失真源

DAC輸出失真主要包括二次諧波和三次諧波。二次諧波主要由輸出負載不平衡和數字數據噪聲耦合到DACCLK引起；三次諧波則是由DAC架構本身產生，并且輸出信號的整流和耦合會進一步增加三次諧波能量。通過合理的電路設計和負載匹配，可以減少輸出失真。

DC耦合輸出

在某些情況下，需要對AD973x的輸出進行DC耦合。可以采用不同的電路實現DC耦合，如使用運算放大器進行電流到電壓的轉換。不同的電路具有不同的特點和適用場景，需要根據具體需求進行選擇。

數據來源

為了實現AD973x的全速運行，推薦使用特定的電路來提供數據。該電路可以在FPGA或ASIC中實現，利用DATACLK_OUT信號來生成DDR LVDS DATACLK_IN，從而實現數據和時鐘的對齊。在2×模式下，需要在DATACLK_OUT路徑中添加一個二分頻模塊。

總結

AD9734/AD9735/AD9736系列DAC具有高性能、高采樣率和出色的動態性能等優點，適用于寬帶通信系統、蜂窩基礎設施、點對點無線、CMTS/VOD、儀器儀表、自動測試設備、雷達和航空電子等多種應用場景。通過深入了解其技術規格、引腳配置、工作原理和應用信息，工程師可以更好地使用這些器件，設計出高質量的電子系統。你在使用這些DAC時遇到過哪些問題呢？歡迎在評論區分享你的經驗和見解。