探索AD1877：單電源16位立體聲ADC的卓越性能與應用

在數字音頻領域，模擬到數字的轉換至關重要。AD1877作為一款單電源16位立體聲ADC，憑借其出色的性能和靈活的設計，在眾多應用中展現出獨特的優勢。下面將從多個方面深入介紹AD1877。

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產品概述

AD1877是一款基于Sigma Delta（∑?）技術的立體聲、16位過采樣ADC，專為需要單5V電源的數字音頻帶寬應用而設計。它的每個單端通道由一個四階一位噪聲整形調制器和一個數字抽取濾波器組成。片上電壓基準在溫度和時間上保持穩定，為兩個通道定義了滿量程范圍。兩個通道的數字輸出數據被時分復用到一個靈活的串行接口上。

產品特性

電氣特性

• 電源與輸入：采用單5V電源供電，具有單端雙通道模擬輸入。
• 性能指標：動態范圍典型值達92dB，S/(THD+N)典型值為90dB，抽取器通帶紋波僅0.006dB。
• 調制與抽取：擁有四階、64倍過采樣調制器和三級線性相位抽取器。
• 時鐘與功耗：支持 (256 ×F{S}) 或 (384 ×F{S}) 輸入時鐘，掉電模式功耗小于100W（典型值）。
• 其他特性：具備輸入過范圍指示、片上電壓基準和靈活的串行輸出接口，采用28引腳SOIC封裝。

應用領域

AD1877適用于多種消費類數字音頻設備，如數字音頻接收器、數字音頻記錄器（包括便攜式CD - R、DCC、MD和DAT）、多媒體和消費電子設備、采樣音樂合成器以及數字卡拉OK系統等。

工作原理

調制器噪聲整形

AD1877的立體聲內部差分模擬調制器采用了專有的前饋和反饋架構。該架構能以單位傳遞函數通過音頻頻段的輸入信號，同時將一位比較器產生的量化噪聲整形到音頻頻段之外。通過精心設計，量化噪聲傳遞函數可被指定為高通濾波器，將量化噪聲從音頻頻段轉移到更高頻率區域。此外，調制器還包含一個從第四積分器輸出到第三積分器輸入的反饋諧振器，可靈活放置噪聲傳遞函數中的零點，實現更有效的噪聲整形。64倍過采樣簡化了高性能音頻模數轉換系統的實現，抗混疊要求低，單極點濾波通常就足以消除接近 (F_{S}) 及其高次諧波的輸入。四階架構能有效將噪聲整形到音頻頻段之外，并抑制所有∑?架構中產生的空閑音。AD1877的調制器經過精心設計、仿真和測試，在其額定輸入范圍內的任何輸入下都能保持穩定，若輸入過載，它會在5μs內自動復位。

數字濾波器特性

數字抽取器接收調制器的立體聲位流，并同時執行兩項操作。一是對調制器整形到高頻的量化噪聲和其他音頻頻段外的輸入信號進行低通濾波；二是將數據速率降低到等于 (F{S}) 的輸出字速率。抽取器實現了對稱有限脈沖響應（FIR）濾波器，具有線性相位響應，能實現窄過渡帶（ (0.1 ×F{S}) ）、高阻帶衰減（>90dB）和低通帶紋波（<0.006dB）。窄過渡帶允許以低至44.1kHz的 (F{S}) 對20kHz輸入信號進行無衰減數字化。阻帶衰減足以消除調制器量化噪聲對輸出的影響，低通帶紋波可防止數字濾波器對音頻信號產生失真。需要注意的是，數字濾波器本身以 (64 ×F{S}) 運行，因此通帶、過渡帶和阻帶的奈奎斯特鏡像會在頻譜中以 (64 ×F_{S}) 的倍數重復出現。

采樣延遲

由于FIR濾波器的線性相位特性，群延遲變化（即不同頻率下群延遲的差異）基本為零。

操作特性

電壓基準和外部濾波電容

AD1877包含一個+2.25V的板載基準，用于確定輸入范圍。左右參考引腳（14和15）應按圖3所示，用0.1μF陶瓷芯片電容與4.7μF鉭電容并聯旁路，且陶瓷芯片電容應靠近引腳。可通過在 (V{REF} L) （引腳14）和 (V{REF} R) （引腳15）引腳施加外部參考電壓來覆蓋內部基準，但不能單獨覆蓋左右參考引腳，且參考引腳仍需按圖3所示旁路。不建議使用大于建議值4.7μF的電容旁路參考引腳，因為較大電容的充電時間長，可能影響自動校準結果。AD1877需要在引腳11、12、17和18上使用四個外部濾波電容，這些電容用于濾波單端到差分轉換器的輸出，應選用470pF NPO陶瓷芯片電容，并盡可能靠近AD1877封裝放置。

采樣時鐘

AD1877的串行接口支持主模式和從模式。在從模式下，串行接口時鐘必須由外部公共源提供；在主模式下，串行接口時鐘輸出由CLKIN內部生成。

復位、自動校準和掉電

有源低電平RESET引腳（引腳23）用于初始化數字抽取濾波器并清除輸出數據緩沖區。復位狀態下，AD1877定義為輸出的所有數字引腳都被驅動到地（BCLK除外，其被驅動到RDEDGE（引腳6）定義的狀態）。建議在初始上電時復位AD1877，以確保設備正確校準。復位信號必須保持低電平的時間應滿足“規格”部分的要求。復位脈沖與主時鐘CLKIN異步，但如果系統中使用多個AD1877并希望它們同時退出復位狀態，公共復位脈沖應與CLKIN同步。多個AD1877可通過使用單個主時鐘和單個復位信號實現同步。退出復位后，所有AD1877將同時開始采樣。在從模式下，AD1877在LRCK的第一個下降沿之后的第一個上升沿之前處于非活動狀態（所有輸出靜止，包括WCLK）。這個初始的LRCK低電平然后高電平的邊沿可用于相對于系統中的其他AD1877“偏移”一個AD1877的采樣啟動時間。AD1877通過片上自動偏移校準實現指定性能，無需用戶調整。自動校準在復位后立即進行，可消除單端到差分轉換器、模擬調制器和抽取濾波器中的任何偏移。自動校準大約需要 (8192 ×(1 /(F{L} overline{R}{CK}))) 秒完成，在大多數應用中只需在上電時執行一次。在從模式下，自動校準所需的8192個周期在LRCK的第一個下降沿之后的第一個上升沿之后開始。AD1877的掉電模式通過有源低電平RESET引腳（引腳23）啟用，掉電狀態下轉換器關閉，不進行轉換。離開掉電狀態時，AD1877將復位并開始自動校準。通過減慢主時鐘輸入可進一步降低功耗，但需注意AD1877有最小時鐘頻率要求。

標簽過范圍輸出

應用問題

推薦輸入結構

AD1877的輸入結構為單端，便于電路板設計師實現高度功能集成。推薦的輸入電路如圖2所示，其中1μF交流耦合電容可實現5V供電下的輸入電平偏移，并確保自動校準能正確消除偏移。單極點抗混疊RC濾波器的3dB點為240kHz，在20kHz處基本無衰減，在3MHz處衰減約22dB，足以抑制 (F_{S}) 噪聲調制。若模擬輸入外部交流耦合，則圖2中的1μF交流耦合電容可省略。

模擬輸入電壓擺幅

模擬輸入的單端輸入范圍在數據手冊的“規格”部分以相對值指定。削波發生時的輸入電平與電壓基準電平線性相關，即基準電壓高于典型值2.25V時，允許的無削波輸入范圍相應變寬；基準電壓低于典型值時，允許的輸入范圍相應變窄。最大輸入電壓擺幅可通過以下比例計算： [frac{2.25 V (nominal reference voltage) }{3.1 V p-p(nominal voltage swing )}=frac{X Volts (measured reference voltage) }{Y Volts (maximum swing without clipping) }]

布局和去耦考慮

要獲得AD1877的最佳性能，需密切關注電路板布局。遵循以下原則可在目標系統中實現92dB動態范圍和90dB S/(THD + N)的典型值。AD1877評估板的原理圖和布局圖可從Analog Devices獲取，這些設計實現了以下推薦原則：

• 電源引腳旁路：器件兩側各有一對數字電源引腳（引腳4和5、引腳24和25），用戶應在每對電源引腳上盡可能靠近引腳處并聯一個旁路芯片電容（10nF陶瓷）和一個去耦電容（1μF鉭），并使引腳與電容之間的走線盡可能短而寬，以防止數字電源電流瞬變通過電感傳輸到器件輸入。模擬電源（引腳9）到模擬接地平面之間應使用0.1μF芯片模擬電容與1.0μF鉭電容并聯，且引腳與電容之間的走線也應盡可能短而寬。
• 接地平面設計：AD1877應放置在分割接地平面上，數字接地平面位于封裝頂部下方，模擬接地平面位于封裝底部下方，分割位置在引腳8和9之間以及引腳20和21之間。接地平面應在封裝中心下方的一處用約3mm的走線連接，這種接地平面技術可最小化射頻傳輸和接收。
• 參考引腳旁路：每個參考引腳（14和15）應用0.1μF陶瓷芯片電容與4.7μF鉭電容并聯旁路，0.1μF芯片電容應盡可能靠近封裝引腳，參考引腳到該電容的走線應盡可能短而寬，并避免該走線與任何模擬走線（引腳10、11、12、17、18、19）耦合，否則會導致偶次諧波失真。若參考電壓需在印刷電路板的其他位置使用，應與任何信號相關走線屏蔽，以防止失真。
• 數字輸出負載：應盡可能減小器件數字輸出的電容負載，以減少從數字電源引腳汲取的數字尖峰電流，保持IC襯底安靜。

提高SNR的方法

提高模數轉換系統動態范圍和SNR的一種經濟有效的方法是將多個AD1877通道與一個公共模擬輸入并聯使用。由于獨立調制器通道中的噪聲不相關，每增加一倍AD1877通道數量，系統動態范圍可提高3dB。相應抽取器通道的數字輸出需進行算術平均，以獲得正確數據格式的改進結果，通用微處理器或DSP可輕松完成平均操作。圖5展示了使用單個AD1877的兩個通道與單聲道輸入并聯以提高動態范圍3dB的電路。立體聲實現則需要使用兩個AD1877，并采用圖2所示的推薦輸入結構。

數字接口

操作模式

串行端口數據時序序列

RDEDGE輸入（引腳6）選擇位時鐘（BCLK）極性。RDEDGE為高電平時，數據在BCLK下降沿傳輸，在BCLK上升沿有效；RDEDGE為低電平時，數據在BCLK上升沿傳輸，在BCLK下降沿有效。“采樣”用于表示串行數據有效的BCLK邊沿（上升或下降），“傳輸”用于表示另一個BCLK邊沿。S/M輸入（引腳7）選擇從模式（S/M為高電平）或主模式（S/M為低電平）。在從模式下，BCLK可以是連續的或門控的。在主模式下，位時鐘（BCLK