AD1974：高性能4通道ADC的全方位解析

引言

在電子設計領域，高性能的模數轉換器（ADC）是實現模擬信號數字化的關鍵組件。AD1974作為一款由Analog Devices推出的高性能單芯片ADC，憑借其出色的性能和豐富的功能，在汽車音頻系統、家庭影院系統等眾多領域得到了廣泛應用。接下來，我們將深入探討AD1974的特點、性能、工作原理以及應用電路等方面。

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一、AD1974的主要特性

1. 時鐘與低EMI設計

AD1974支持鎖相環（PLL）生成或直接使用主時鐘，這種靈活的時鐘配置方式能夠滿足不同應用場景的需求。同時，采用低EMI設計，從系統和電路設計架構層面降低電磁干擾。通過片上PLL從LR時鐘或外部晶體導出主時鐘，無需單獨的高頻主時鐘，還可與抑制位時鐘配合使用，并且ADC采用最新連續時間架構進一步減少EMI。此外，使用3.3V電源，降低功耗的同時減少了電磁輻射。

2. 出色的性能指標

• 動態范圍和信噪比：擁有107dB的動態范圍和信噪比，能夠準確捕捉微弱信號，為音頻處理等應用提供高質量的數字化信號。
• 低失真：總諧波失真加噪聲（THD + N）低至 -94dB，保證了信號的純凈度。
• 高分辨率：支持24位分辨率，可實現高精度的模數轉換。
• 寬采樣率范圍：支持8kHz至192kHz的采樣率，適應不同的應用需求。

3. 靈活的控制與模式

• SPI控制：具備SPI控制端口，允許微控制器對其進行編程和讀取內部控制寄存器，實現靜音控制、參數調整等功能。
• 軟件控制：支持軟件控制的無咔嗒聲靜音和軟件掉電功能，方便系統的管理和節能。
• 多種工作模式：支持右對齊、左對齊、I2S和TDM等多種數據模式，以及主從模式，最多可實現16通道的輸入輸出。

二、AD1974的性能規格

1. 測試條件

AD1974的性能測試在特定條件下進行，包括3.3V的電源電壓、特定的溫度范圍、12.288MHz的主時鐘、48kHz的輸入采樣率等。在不同的溫度條件下（如25°C和125°C），各項性能指標會有所變化，但總體表現穩定。

2. 模擬性能

• 分辨率：所有ADC通道均為24位分辨率，確保了高精度的轉換。
• 滿量程輸入電壓：差分輸入的滿量程電壓為1.9V rms。
• 動態范圍：在不同的濾波條件下，動態范圍有所不同，無濾波器時為98 - 102dB，采用A加權濾波器時為100 - 105dB。
• 總諧波失真加噪聲：在 -1dBFS時，THD + N為 -96至 -87dB。
• 增益誤差和偏移誤差：增益誤差在 -10%至 +10%之間，偏移誤差在 -10mV至 +10mV之間。

3. 數字輸入輸出

數字輸入輸出規格包括輸入電壓高、低電平，輸入泄漏電流，輸出電壓高、低電平等參數。在不同的采樣率下，數字電流和模擬電流也有所不同，例如在48kHz采樣率下，正常工作時數字電流為56mA，模擬電流為74mA。

4. 電源和濾波器

• 電源：采用3.3V電源供電，模擬和數字部分分別有獨立的電源引腳，需進行適當的旁路電容配置以減少噪聲。
• 數字濾波器：具備數字濾波器，在48kHz模式下，通帶、過渡帶和阻帶的特性明確，阻帶衰減可達79dB。

三、AD1974的工作原理

1. 模數轉換器（ADCs）

AD1974包含四個ADC通道，配置為兩個立體聲對，采用差分輸入。ADC可在48kHz、96kHz或192kHz的標稱采樣率下工作，內部集成數字抗混疊濾波器，具有79dB的阻帶衰減和線性相位響應。數字輸出通過兩個串行數據輸出引腳提供，也可采用TDM模式訪問多達16個通道。

2. 時鐘信號

片上PLL可從LRCLK或AUXLRCK引腳或MCLKI/XI引腳獲取輸入采樣率的參考。默認情況下，上電時采用256 × fs的主時鐘輸入。在不同的采樣率模式下，主時鐘的實際乘法率會相應調整。內部ADC時鐘為256 × fs，也可選擇直接使用512 × fs的主時鐘，但在192kHz模式下必須使用片上PLL。為保證性能，建議內部主時鐘信號的時鐘抖動限制在小于300ps rms時間間隔誤差（TIE）。

3. 復位和掉電

復位引腳可將所有控制寄存器設置為默認值，復位時不會關閉模擬輸出。PLL和時鐘控制0寄存器以及ADC控制1寄存器可通過掉電位對相應部分進行掉電操作，其他寄存器設置將保留。為保證正常啟動，PD/RST引腳應通過外部電阻拉低。

4. 串行控制端口

AD1974的SPI控制端口為4線串行控制端口，輸入數據字為24位寬。支持獨立模式，在該模式下，所有寄存器設置為默認值，除內部MCLK使能設置為1外。通過連接COUT引腳到DVDD或地，可設置ADC、ABCLK和ALRCLK時鐘端口為主/從模式。

5. 電源和電壓參考

AD1974采用3.3V電源，模擬和數字部分分別有獨立的電源引腳，需使用陶瓷芯片電容進行旁路，以減少噪聲拾取。ADC內部電壓參考（VREF）通過FILTR引腳引出，需進行旁路處理，也可從外部源驅動。CM為內部共模參考，可用于偏置外部運算放大器。

6. 串行數據端口 - 數據格式

四個ADC通道在串行數據端口使用公共串行位時鐘（ABCLK）和左右幀時鐘（ALRCLK），時鐘信號與采樣率同步。默認的串行模式為I2S，也可編程為左對齊、右對齊和TDM模式，字寬默認24位，可編程為16或20位。

7. TDM模式

AD1974的串行端口支持多種TDM串行數據模式，常見的配置是輸出一個包含四個片上ADC數據的數據流，后面跟隨四個未使用的插槽。在某些模式下，可實現8通道或16通道的配置，但高ABCLK頻率下僅適用于48kHz/44.1kHz/32kHz采樣率。

8. 菊花鏈模式

AD1974支持菊花鏈配置，可將系統擴展到8個或16個ADC。有兩種配置方式，分別對應256fS和512fS的ABCLK。在所有操作模式下，第一個AD1974的TDM_IN必須接地。

四、AD1974的應用電路

1. 典型ADC輸入濾波器電路

典型的ADC輸入濾波器電路用于隔離外部驅動運算放大器與內部開關電容產生的干擾，每個輸入引腳通過串聯100Ω電阻和1nF電容接地。電容應選用高質量的陶瓷NP0電容或聚丙烯薄膜電容。

2. 推薦的環路濾波器

對于LR時鐘和主時鐘作為PLL參考，推薦使用特定的環路濾波器，以保證PLL的穩定工作。

五、結語

AD1974以其高性能、低EMI設計、靈活的控制和多種工作模式，為電子工程師在音頻處理、汽車電子等領域的設計提供了強大的支持。在實際應用中，工程師需要根據具體需求合理選擇工作模式和配置參數，以充分發揮AD1974的優勢。你在使用AD1974或其他ADC時遇到過哪些問題呢？歡迎在評論區分享你的經驗和見解。