在電子設(shè)計(jì)領(lǐng)域，模數(shù)轉(zhuǎn)換器（ADC）是連接模擬世界和數(shù)字世界的關(guān)鍵橋梁。今天，我們要詳細(xì)探討的是德州儀器（Texas Instruments）的ADS8504，一款性能卓越的12位250-KSPS采樣CMOS模數(shù)轉(zhuǎn)換器。

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一、產(chǎn)品概述

ADS8504采用了先進(jìn)的CMOS結(jié)構(gòu)，集完整的12位、基于電容的逐次逼近寄存器（SAR）ADC、采樣保持（S/H）電路、參考源、時(shí)鐘、微處理器接口以及三態(tài)輸出驅(qū)動(dòng)器于一體。它在全溫度范圍內(nèi)的采樣速率可達(dá)250-kHz，標(biāo)準(zhǔn)輸入范圍為±10-V，以其高精度和低功耗的特點(diǎn)，在工業(yè)過程控制、數(shù)據(jù)采集系統(tǒng)、數(shù)字信號(hào)處理以及醫(yī)療設(shè)備儀器等領(lǐng)域得到了廣泛應(yīng)用。

二、關(guān)鍵特性亮點(diǎn)

（一）高精度性能

• 線性誤差小：最大積分非線性（INL）和最大微分非線性（DNL）均為±0.45 LSB，確保了轉(zhuǎn)換結(jié)果的高精度。
• 無失碼設(shè)計(jì)：12位無失碼特性，保證了數(shù)據(jù)轉(zhuǎn)換的完整性和準(zhǔn)確性。
• 低誤差漂移：雙極性零誤差為±1 LSB，雙極性零誤差漂移僅為±0.4 PPM/°C，在不同溫度環(huán)境下仍能保持穩(wěn)定的性能。

（二）高采樣速率

具備250-kHz的采樣速率，能夠快速準(zhǔn)確地采集模擬信號(hào)，滿足高速數(shù)據(jù)采集的需求。

（三）寬輸入范圍

標(biāo)準(zhǔn)的±10-V輸入范圍，可適應(yīng)多種不同幅度的模擬信號(hào)輸入。

（四）低功耗設(shè)計(jì)

單5-V電源供電，在250 KSPS采樣速率下典型功耗僅為70-mW，有效降低了系統(tǒng)的功耗。

（五）靈活的參考源選擇

可使用內(nèi)部或外部參考源，為不同的應(yīng)用場(chǎng)景提供了更多的靈活性。

（六）并行數(shù)據(jù)輸出

全并行數(shù)據(jù)輸出方式，方便與微處理器等數(shù)字設(shè)備進(jìn)行接口連接，提高數(shù)據(jù)傳輸效率。

（七）封裝形式

采用28引腳的小外形集成電路（SOIC）封裝，便于在電路板上進(jìn)行布局和焊接。

三、電氣特性詳解

（一）模擬輸入特性

• 輸入范圍：標(biāo)準(zhǔn)的±10-V輸入范圍，能夠滿足大多數(shù)工業(yè)和醫(yī)療應(yīng)用的需求。
• 輸入阻抗：輸入阻抗為11.5 kΩ，可有效減少信號(hào)源的負(fù)載效應(yīng)。
• 輸入電容：輸入電容為50 pF，對(duì)輸入信號(hào)的影響較小。

（二）吞吐量速度

• 轉(zhuǎn)換周期：采集和轉(zhuǎn)換周期為4 μs，確保了快速的數(shù)據(jù)轉(zhuǎn)換。
• 吞吐量速率：吞吐量速率可達(dá)250 kHz，能夠滿足高速數(shù)據(jù)采集的要求。

（三）直流精度

• INL和DNL：最大INL和DNL均為±0.45 LSB，保證了轉(zhuǎn)換結(jié)果的線性度。
• 無失碼：12位無失碼設(shè)計(jì)，確保了數(shù)據(jù)的準(zhǔn)確性。
• 過渡噪聲：過渡噪聲典型值為0.1 LSB，進(jìn)一步提高了轉(zhuǎn)換的精度。

（四）交流精度

• 無雜散動(dòng)態(tài)范圍（SFDR）：在45-kHz輸入時(shí)，SFDR可達(dá)86 dB（典型值為94 dB），有效抑制了雜散信號(hào)的干擾。
• 總諧波失真（THD）：在45-kHz輸入時(shí)，THD為-95 dB，保證了信號(hào)的純凈度。
• 信噪失真比（SINAD）：在45-kHz輸入時(shí)，SINAD為73 dB，提供了良好的信號(hào)質(zhì)量。
• 全功率帶寬：全功率帶寬為500 kHz，可處理較寬頻率范圍的信號(hào)。

（五）采樣動(dòng)態(tài)特性

• 孔徑延遲：孔徑延遲為5 ns，減少了采樣時(shí)刻的誤差。
• 瞬態(tài)響應(yīng)：滿量程階躍響應(yīng)時(shí)間為2 μs，能夠快速響應(yīng)輸入信號(hào)的變化。
• 過壓恢復(fù)：過壓恢復(fù)時(shí)間為150 ns，在輸入信號(hào)過壓后能夠迅速恢復(fù)正常工作。

（六）參考源特性

• 內(nèi)部參考電壓：內(nèi)部參考電壓為2.5 V，典型漂移為8 ppm/°C。
• 外部參考電壓范圍：外部參考電壓范圍為2.3 V至2.7 V，可根據(jù)實(shí)際需求進(jìn)行調(diào)整。

（七）數(shù)字輸入輸出特性

• 邏輯電平：數(shù)字輸入低電平（VIL）為-0.3 V至0.8 V，高電平（VIH）為2.0 V至VDIG +0.3 V，確保了與不同數(shù)字設(shè)備的兼容性。
• 數(shù)據(jù)格式：數(shù)據(jù)以二進(jìn)制補(bǔ)碼形式輸出，采用全并行12位格式。
• 輸出電壓：低電平輸出電壓（VOL）最大為0.4 V，高電平輸出電壓（VOH）最小為4 V。

四、基本操作與使用方法

（一）啟動(dòng)轉(zhuǎn)換

通過將CS（片選）和R/C（讀/轉(zhuǎn)換）引腳拉低至少40 ns，可立即將ADS8504的采樣保持電路置于保持狀態(tài)并啟動(dòng)轉(zhuǎn)換。轉(zhuǎn)換過程中，BUSY引腳會(huì)拉低，直到轉(zhuǎn)換完成且內(nèi)部輸出寄存器更新后才會(huì)拉高。在BUSY為低電平時(shí)，任何新的轉(zhuǎn)換命令都會(huì)中止當(dāng)前正在進(jìn)行的轉(zhuǎn)換并重置ADC。

（二）讀取數(shù)據(jù)

ADS8504以二進(jìn)制補(bǔ)碼形式輸出全并行或字節(jié)并行數(shù)據(jù)。當(dāng)R/C引腳為高電平且CS引腳為低電平時(shí)，并行輸出有效?？赏ㄟ^BYTE引腳選擇讀取高8位或低8位數(shù)據(jù)。轉(zhuǎn)換完成后，BUSY引腳拉高，此時(shí)可在D11 - D0引腳讀取有效數(shù)據(jù)。在轉(zhuǎn)換過程中，也可讀取上一次轉(zhuǎn)換的有效數(shù)據(jù)，但需注意在轉(zhuǎn)換開始后的2.2 μs（典型值）內(nèi)不要讀取數(shù)據(jù)，以免讀取到無效數(shù)據(jù)。

五、輸入范圍與保護(hù)

ADS8504提供標(biāo)準(zhǔn)的±10-V輸入范圍。其輸入阻抗為11.5 kΩ，由內(nèi)部電阻網(wǎng)絡(luò)和外部電阻共同構(gòu)成。輸入電阻分壓器網(wǎng)絡(luò)提供了至少±25 V的過壓保護(hù)，有效保護(hù)了芯片免受過高電壓的損害。同時(shí)，輸入信號(hào)應(yīng)參考AGND1，以減少模擬設(shè)計(jì)中常見的地環(huán)路問題，且模擬輸入應(yīng)由低阻抗源驅(qū)動(dòng)。

六、校準(zhǔn)方法

（一）硬件校準(zhǔn)

通過安裝如圖24(a)所示的適當(dāng)電阻和電位器，可對(duì)ADS8504的失調(diào)和增益進(jìn)行校準(zhǔn)。校準(zhǔn)過程中，應(yīng)先調(diào)整失調(diào)，再調(diào)整增益，因?yàn)槭д{(diào)會(huì)直接影響增益的校準(zhǔn)結(jié)果。為達(dá)到最佳性能，可能需要進(jìn)行多次迭代調(diào)整。

（二）軟件校準(zhǔn)

在軟件校準(zhǔn)方式下，無需外部電阻。通過軟件算法對(duì)失調(diào)和增益誤差進(jìn)行補(bǔ)償，可實(shí)現(xiàn)對(duì)ADS8504的校準(zhǔn)。具體可參考無校準(zhǔn)部分中關(guān)于外部電阻影響的詳細(xì)說明以及表4中有無外部電阻時(shí)失調(diào)和增益誤差的范圍。

（三）無校準(zhǔn)情況

在某些應(yīng)用中，圖24(b)所示的外部電阻可能并非必需。這些電阻用于補(bǔ)償內(nèi)部失調(diào)和增益的調(diào)整，以實(shí)現(xiàn)單電源校準(zhǔn)。表4給出了有無外部電阻時(shí)典型的失調(diào)（雙極性零誤差，BPZ）和增益誤差范圍。

七、參考源使用

ADS8504可使用內(nèi)部2.5-V參考源或外部參考源。通過將外部參考源施加到REF引腳，可繞過內(nèi)部參考源。REF引腳是外部參考源的輸入或內(nèi)部2.5-V參考源的輸出，應(yīng)盡可能靠近該引腳連接一個(gè)2.2-μF的電容，以減少參考源上的噪聲。CAP引腳是內(nèi)部參考緩沖器的輸出，同樣需靠近該引腳放置一個(gè)2.2-μF的電容，以提供轉(zhuǎn)換周期內(nèi)CDAC所需的最佳開關(guān)電流，并補(bǔ)償內(nèi)部緩沖器的輸出。

八、布局注意事項(xiàng)

（一）電源布局

為獲得最佳性能，應(yīng)將模擬和數(shù)字電源引腳連接到同一個(gè)+5-V電源，并將模擬和數(shù)字地連接在一起。由于ADS8504約90%的功率用于模擬電路，因此應(yīng)將其視為模擬組件。A/D的+5-V電源應(yīng)與系統(tǒng)數(shù)字邏輯的+5 V電源分開，以避免數(shù)字邏輯的開關(guān)噪聲影響轉(zhuǎn)換器的性能。若必須使用數(shù)字電源為轉(zhuǎn)換器供電，需對(duì)電源進(jìn)行適當(dāng)濾波。

（二）接地布局

ADS8504有三個(gè)接地引腳：DGND為數(shù)字電源地，AGND2為模擬電源地，AGND1為A/D內(nèi)部所有模擬信號(hào)的參考地。AGND1對(duì)電流引起的電壓降更為敏感，因此其返回電源的路徑應(yīng)具有最小電阻。為實(shí)現(xiàn)最佳性能，A/D的所有接地引腳應(yīng)連接到模擬地平面，并與系統(tǒng)的數(shù)字邏輯地分開。模擬和數(shù)字地平面應(yīng)盡可能靠近電源連接到系統(tǒng)地，以防止動(dòng)態(tài)數(shù)字地電流通過公共阻抗調(diào)制模擬地。

（三）信號(hào)調(diào)理布局

ADS8504的采樣保持電路采用的FET開關(guān)釋放的電荷注入量僅為其他CMOS A/D轉(zhuǎn)換器的5% - 10%，且有電阻前端可衰減釋放的電荷，因此對(duì)前端抗混疊濾波器的要求較低。任何適用于應(yīng)用信號(hào)的運(yùn)算放大器都足以驅(qū)動(dòng)ADS8504。此外，電阻前端還提供了±25 V的過壓保護(hù)，在大多數(shù)情況下可無需外部輸入保護(hù)電路。

（四）中間鎖存器布局

雖然ADS8504的并行端口具有三態(tài)輸出，但在轉(zhuǎn)換過程中若總線需要保持活躍，建議使用中間鎖存器。即使A/D處于三態(tài)，并行端口上快速開關(guān)信號(hào)產(chǎn)生的瞬態(tài)也可能通過襯底耦合到模擬電路，導(dǎo)致轉(zhuǎn)換器性能下降。中間鎖存器對(duì)于任何單片A/D轉(zhuǎn)換器都有益處。

九、總結(jié)

ADS8504作為一款高性能的12位250-KSPS采樣CMOS模數(shù)轉(zhuǎn)換器，憑借其高精度、高采樣速率、低功耗、寬輸入范圍以及靈活的參考源選擇等優(yōu)點(diǎn)，在眾多領(lǐng)域展現(xiàn)出了卓越的性能。在實(shí)際應(yīng)用中，通過合理的校準(zhǔn)方法、正確的參考源使用以及精心的布局設(shè)計(jì)，能夠充分發(fā)揮其優(yōu)勢(shì)，為電子工程師提供可靠的模擬信號(hào)數(shù)字化解決方案。

作為電子工程師，我們?cè)谠O(shè)計(jì)過程中應(yīng)充分考慮ADS8504的各項(xiàng)特性和要求，結(jié)合具體應(yīng)用場(chǎng)景進(jìn)行優(yōu)化設(shè)計(jì)。大家在使用ADS8504的過程中遇到過哪些問題呢？又是如何解決的呢？歡迎在評(píng)論區(qū)分享交流。