在當(dāng)今的電子設(shè)計(jì)領(lǐng)域，模擬 - 數(shù)字轉(zhuǎn)換器（ADC）的性能直接影響著整個(gè)系統(tǒng)的精度和效率。德州儀器（TI）的ADS5281和ADS5282作為12位八通道ADC家族的杰出代表，憑借其出色的性能和豐富的特性，在醫(yī)療成像、無線基站基礎(chǔ)設(shè)施以及測試測量儀器等眾多領(lǐng)域得到了廣泛應(yīng)用。今天，我們就來深入探討這兩款A(yù)DC的特點(diǎn)、性能及應(yīng)用要點(diǎn)。

文件下載：ads5281.pdf

一、產(chǎn)品概述

ADS528x系列是高性能、低功耗的八通道ADC，提供9mm × 9mm QFN和HTQFP - 80兩種封裝選擇，采用序列化低壓差分信號（LVDS）輸出，具備多種可編程特性，可高度定制以適應(yīng)不同的應(yīng)用需求，實(shí)現(xiàn)了前所未有的系統(tǒng)集成度。該系列產(chǎn)品工作溫度范圍為 - 40°C至 + 85°C，能在較為惡劣的工業(yè)環(huán)境下穩(wěn)定工作。

二、關(guān)鍵特性

2.1 速度與分辨率

• ADS5281為12位、50MSPS，ADS5282為12位、65MSPS，能滿足不同應(yīng)用對采樣速度的要求。

  2.2 功耗表現(xiàn)

• 功耗隨采樣率變化，如在30MSPS時(shí)為48mW/通道，40MSPS時(shí)為55mW/通道，50MSPS時(shí)為64mW/通道，65MSPS時(shí)為77mW/通道，在保證性能的同時(shí)有效控制了功耗。

  2.3 信號性能

• 在10MHz中頻模擬輸入時(shí)，SNR可達(dá)70dBFS，模擬輸入滿量程范圍為2V PP，能提供高質(zhì)量的信號轉(zhuǎn)換。

  2.4 功能特性

• 噪聲抑制與過載恢復(fù)：具備低頻噪聲抑制模式，可在一個(gè)時(shí)鐘周期內(nèi)實(shí)現(xiàn)6dB過載恢復(fù)。
• 參考模式：支持外部和內(nèi)部（微調(diào)）參考，提供了更多的設(shè)計(jì)靈活性。
• 電源供應(yīng)：采用3.3V模擬電源和1.8V數(shù)字電源，降低了電源干擾。
• 時(shí)鐘模式：支持單端或差分時(shí)鐘，配備時(shí)鐘占空比校正電路（DCC），確保時(shí)鐘信號的穩(wěn)定性。
• 數(shù)字增益：可編程數(shù)字增益范圍為0dB至12dB，可根據(jù)實(shí)際需求調(diào)整信號增益。
• 輸出特性：序列化DDR LVDS輸出，可編程LVDS電流驅(qū)動和內(nèi)部終端，支持測試模式和多種輸出格式（如直偏移二進(jìn)制或二進(jìn)制補(bǔ)碼輸出）。

三、電氣特性

3.1 直流特性

• 數(shù)字輸入的高電平輸入電壓為1.4V，低電平輸入電壓為0.3V，輸入電容為3pF；LVDS輸出的高電平輸出電壓為1375mV，低電平輸出電壓為1025mV，輸出差分電壓為350mV，輸出電容為2pF。

  3.2 交流特性

• 內(nèi)部參考電壓穩(wěn)定，VREFB為0.5V，VREFT為2.5V，VRET - VREFB為2.0V；模擬輸入帶寬達(dá)520MHz，輸入電容為3pF，能處理高頻信號。

  3.3 動態(tài)性能

• 串?dāng)_低至 - 90dBc，雙音三階互調(diào)失真為 - 92dBFS，保證了信號的純凈度和準(zhǔn)確性。

不同型號在直流精度、電源功耗和動態(tài)特性等方面存在一定差異，如ADS5282在65MSPS時(shí)的總功率相對較高，但也能提供更高的采樣速度。

四、引腳配置與功能

ADS5281/ADS5282提供TQFP - 80和QFN - 64兩種封裝，各引腳功能明確，涵蓋了模擬輸入、數(shù)字輸入輸出、時(shí)鐘、參考和電源等方面。例如，AVDD為3.3V模擬電源引腳，LVDD為1.8V數(shù)字電源引腳，INxN和INxP為差分模擬輸入引腳，OUTxN和OUTxP為LVDS輸出引腳等。在設(shè)計(jì)PCB時(shí)，需根據(jù)引腳功能合理布局，確保信號傳輸?shù)姆€(wěn)定性和抗干擾能力。

五、時(shí)序特性

5.1 基本時(shí)序參數(shù)

• 孔徑延遲為1.5 - 4.5ns，孔徑抖動為400fs，從完全掉電模式恢復(fù)到有效數(shù)據(jù)輸出的時(shí)間為50μs，從部分掉電模式恢復(fù)的時(shí)間為2μs，數(shù)據(jù)延遲為12個(gè)時(shí)鐘周期。

  5.2 LVDS輸出時(shí)序

• 不同采樣率下的數(shù)據(jù)建立時(shí)間、保持時(shí)間和時(shí)鐘傳播延遲等參數(shù)有所不同，如在65MSPS時(shí)，數(shù)據(jù)建立時(shí)間為0.27ns，保持時(shí)間為0.4ns，時(shí)鐘傳播延遲為9.7 - 14ns。在設(shè)計(jì)時(shí)鐘和數(shù)據(jù)處理電路時(shí)，需嚴(yán)格按照這些時(shí)序參數(shù)進(jìn)行設(shè)計(jì)，以確保數(shù)據(jù)的正確采集和處理。

六、串行接口與寄存器配置

6.1 串行接口

• 通過CS、SCLK和SDATA引腳構(gòu)成的串行接口可訪問內(nèi)部寄存器。當(dāng)CS為低電平時(shí)，可實(shí)現(xiàn)數(shù)據(jù)的串行移位和寄存器的寫入操作，接口支持20MHz至低至幾赫茲的SCLK頻率，且對SCLK占空比無嚴(yán)格要求。

  6.2 寄存器初始化

• 上電后，需通過硬件復(fù)位（在RESET引腳施加低電平脈沖）或軟件復(fù)位（通過串行接口設(shè)置RST位）對內(nèi)部寄存器進(jìn)行初始化，并寫入初始化寄存器中的數(shù)據(jù)，以配置設(shè)備的最佳工作模式。

七、應(yīng)用要點(diǎn)

7.1 模擬輸入

• 采用基于開關(guān)電容的差分采樣保持架構(gòu)，能在高采樣率下實(shí)現(xiàn)良好的交流性能。輸入引腳需外部偏置在1.5V的共模電壓上，全差分輸入時(shí)，每個(gè)輸入引腳應(yīng)在VCM ± 0.5V范圍內(nèi)對稱擺動。在設(shè)計(jì)輸入驅(qū)動電路時(shí)，可根據(jù)輸入頻率選擇合適的RF變壓器，并合理配置終端電阻，以提高共模噪聲抑制能力和偶次諧波抑制能力。

  7.2 時(shí)鐘輸入

• 八通道共用一個(gè)ADCLK輸入，通過時(shí)鐘樹網(wǎng)絡(luò)確保各通道的孔徑延遲和抖動一致。可選擇CMOS單端時(shí)鐘模式或差分時(shí)鐘模式，為獲得最佳性能，建議采用差分時(shí)鐘驅(qū)動，并使用低抖動的時(shí)鐘源，必要時(shí)可啟用DCC功能。

  7.3 PLL操作

• 根據(jù)采樣時(shí)鐘頻率，PLL會自動配置為四種狀態(tài)之一，以確保在整個(gè)頻率范圍內(nèi)正常工作。當(dāng)采樣時(shí)鐘頻率 < 45MSPS時(shí)，可通過軟件禁用PLL的自動配置，并根據(jù)實(shí)際頻率設(shè)置正確的PLL配置，以避免數(shù)據(jù)對齊問題。

  7.4 參考電路

• 內(nèi)部參考電壓經(jīng)過微調(diào)，可提高設(shè)備間的增益匹配。也可選擇外部參考模式，通過INT/EXT引腳控制，外部參考驅(qū)動電路需提供足夠的開關(guān)電流。在設(shè)計(jì)參考電路時(shí)，需注意參考電壓的穩(wěn)定性和共模電壓的匹配。

  7.5 噪聲耦合問題

• 高速混合信號易受噪聲耦合影響，設(shè)計(jì)時(shí)應(yīng)注意模擬和數(shù)字電源、地的隔離，減小電源和地引腳的有效電感，使用LVDS緩沖器降低噪聲注入，以提高設(shè)備的SNR性能。

八、總結(jié)

ADS5281和ADS5282以其高性能、低功耗、豐富的可編程特性和良好的兼容性，為電子工程師在設(shè)計(jì)高性能數(shù)據(jù)采集系統(tǒng)時(shí)提供了理想的選擇。在實(shí)際應(yīng)用中，我們需要根據(jù)具體需求合理配置設(shè)備的參數(shù)，注意各部分電路的設(shè)計(jì)要點(diǎn)，以充分發(fā)揮其性能優(yōu)勢。希望通過本文的介紹，能幫助大家更好地理解和應(yīng)用這兩款A(yù)DC，在電子設(shè)計(jì)領(lǐng)域取得更好的成果。你在使用類似ADC時(shí)遇到過哪些問題呢？歡迎在評論區(qū)分享交流。