引言

半導體器件及電路的性能會因為工藝本身固有的基本統計性變異 (statistical variation)而發生波動。

如圖1所示，所有的變異形式可劃分為好幾大類，相應反映出工藝加工期間材料的物理分離。

批次變異是最常見的變異，因為它反映出了其它成因里所沒有的重要變異源，包括某個工藝步驟中因采用不同工具而可能帶來的差異；原始材料在批次之間的差異；以及與工具老化、定期維修、升級和調試有關的基于時間的趨勢及周期性差異。

晶圓間變異可能源于個別晶圓處理步驟中晶圓之間出現的輕微差異，也可能是跨越整批晶圓、由工藝因素 (比如爐管內部的溫度和氣流梯度) 造成的梯度差異。裸片間變異則可能是由步進***的曝光差異、晶圓均質性的梯度或晶圓局部擾動的結果。批次、晶圓和裸片間變異常常統稱為全局變異，因為任何一塊裸片上的所有器件都會同時地、機會相等地以同一種方式受其影響。換言之，在該裸片上，這是一個全局性的效應。

裸片內 (器件之間) 的變異可能包括了晶圓均質性問題引起的更局部化的裸片間變異，以及裸片薄膜厚度和邊緣清晰度、摻雜分布、結深度、表面粗糙度等方面的輕微非均質性對個別器件清晰度構成影響。裸片內變異一般被稱為局部變異，因為給定裸片上每一個單獨器件的性能所受的影響各有不同。

根據傅立葉變換，Pelgrometal推導出了_P變異的通式，兩個矩形器件之間參數 P 的觀察差異表示如下：

這里，W和L分別是每個矩形的長度和寬度，Dx為矩形之間的間距，Ap和Sd則是面積和間距系數。

根據 Pelgrom 模型，_P變異會隨器件尺寸的減小、并隨器件之間間距的加大而增加。局部變異還會受到一些未包含在 Pelgrom 模型中的其它布局相關因素所影響，比如鄰近器件和拓撲的存在及其距離遠近[注2及3]等。不過，一個能夠考慮到了復雜布局相關性的詳盡的失配模型其實不容易整合在一個典型的 CAD 系統內，所以要運用這樣的一個系統模型，便需要非常精密的版圖分析儀，而這就需要大量的開發工作和成本。

此外，從實際層面來看，鑒于這些器件的匹配對電路性能至為關鍵，故應該以最優化的方式來進行布局 (例如是并排、同向、最小間距、可比擬的鄰近拓撲等)，以減少在仿真過程中要整合這些影響的需求。設計人員面臨的最大問題是確保所有關鍵匹配器件都已被識別，并確保它們的設計和布局正確，以保證匹配是在合理范圍之內，且不會因匹配精度而造成裸片尺寸不必要的增大。

MOS電流鏡的統計特性：

MOS 電流鏡是模擬電路最基本的組件。在圖 2 所示的基本配置中，輸入電流 Ii 被‘映射’，成為比例相同的輸出電流 Io，并相對獨立于 Vo 電壓和全局工藝變異。

在飽和狀態下，MOS器件的電流近似表示為：

只要 MOS 器件之間的 U0、Tox、Weff、Leff 和 Vt0 的值彼此同步變化，Io 的值就能維持相當的穩定。然而，如果局部工藝變異使到匹配器件之間出現輕微差異，Io上的總體變異便可能會大幅度擴大。圖 3 顯示了一個額定 Io 瞄準100μA 的簡單MOS 電流鏡的統計仿真結果。在這里，一個只運用了全局工藝變異的蒙特卡羅仿真使到 Io 產生了~0.05μA 的標準偏差，而這種變異主要是通過 Vt0 引起的；另外，Lint、Wint和 U0 對之也有一定的影響。當在蒙特卡羅仿真中加入失配變異時，Io 標準偏差便增加約 17 倍，達到～0.85μA。失配靈敏度 (mismatch sensitivity)主要是由MOS 器件之間的 delta Vt 差異來決定，而 U0、Leff 和 Tox 的失配也造成一些殘余影響。

由失配造成的 Io 變異的幅度，將取決于匹配 MOS 器件的架構和布局。

圖4所示為多個長度和寬度組合不同的NMOS 電流鏡測得的相對標準偏差 (按照?/μ計算) 綜覽。正如 Pelgrom 模型的預測所料，相對變異的幅度與面積平方根倒數成比例。

Io 變異的相對幅度還取決于電流鏡的設計工作點。圖5顯示了由多個不同配置和尺寸的電流鏡在不同測試條件下所測得、關于 Io 中值的總觀察范圍 (表示為 +/- %) 的結果。在測試中，專為極低電流下工作而設計的電流鏡相應展示出更好的失配靈敏度。要減低這種變異，便需要更大的器件和/或更復雜的電流鏡配置，這兩種情況都會造成裸片面積更大，從而增加制造成本。

一個實際的模擬電路可能包含了多個電流鏡，再加上分對、帶隙參考電路及其它模擬構建模塊，這些器件都可能出現非線性行為，須依賴匹配器件的性能以維持穩定工作。由于在某個電路應用中，很難明顯判斷出哪些特定器件是最關鍵的，所以經由統計仿真對模擬電路進行特征化，可以大大增加產品成功的幾率。

統計CAD設計分析方法

飛兆半導體公司經已開發出協助模擬電路模塊的特征化及分析的統計模型和工具。這種最簡單又最普通的方法是采用一系列蒙特卡羅仿真方法來檢測和隔離電路中潛在的故障點，適用于直流、瞬態或任何其它仿真設置條件。我們首先只執行一個只有基線工藝 (baseline process-only) 的蒙特卡羅(Monte Carlo) 仿真，然后再進行一個加入失配的蒙特卡羅仿真。如果加入失配的蒙特卡羅產生的變異等于或大于只有工藝的蒙特卡羅所產生的結果，則有可能通過隔離和調低失配靈敏度來提高電路性能。

我們的統計 CAD 實現方案中已經構建好分區 (binning) 轉換和腳本，讓設計人員可以根據器件類型和/或電路模塊對失配應用進行劃分，以快速確定出需要進一步優化的區域，并因此能夠對這些區域里的個體實例予以標注，隔離出那些對某個特定工藝和/或失配模型參數變異敏感的器件。

這樣，設計人員便可以把精力集中在這些器件的優化工作上，微調電路以提高可制造性和良率。

帶隙電路的分析演示

在本節里，我們將演示如何運用我們的統計 CAD 工具及方法，來對一個包含了 MOS 偏置發生器、PNP 帶隙參考電路和 MOS 運放的 Bi-CMOS 帶隙電路(如圖7所示)進行特征化。該電路最初的設計和仿真目的是要在工藝角模型 (corner model) 上產生約1.18+/- 20 mV的穩定的參考電壓，即VBG OUT。

基線工藝蒙特卡羅設定VBG OUT ∫ 為 9.5mV，實際上都源于 PNP Is 變異。

基線工藝蒙特卡羅和失配蒙特卡羅相結合產生的變異便要大得多，而且低端尾部明顯不對稱。

分區失配蒙特卡羅快速而準確地判斷出啟動和偏置模塊內MOS失配靈敏度上這個尾部的：

在偏置模塊中的探測結果顯示出在器件P1和P2之間和N3 和 N4 之間(P1、P2等代號是指圖7中標注的器件) 存在“潛伏的峭壁”形狀的 _Vt 靈敏度：

除去尾部的離群值之后，剩余的失配靈敏度就可以追溯到運放中的差分對 (P5/P6) 和電流鏡 (N5/N6) ，以及帶隙中的PNP 對 (Q0/Q1)。

從35mV 到～10mV，在基線工藝和失配蒙特卡羅仿真相結合的情況下，把這些已確定的關鍵器件的尺寸增大至原尺寸的2到3倍，則可減低VBG OUT標準偏差。這時，PNP Is工藝靈敏度便成為總體VBG OUT變異的主要原因，而任何額外的失配減少措施都不能帶來更大的效益。

圖10 分區失配蒙特卡羅仿真結果