原理圖繪圖中有比較多且繁瑣的操作，還極其容易出錯。比如：

1. 逐條網(wǎng)絡(luò)命名：在原理圖中為大量重要的電源、時鐘、差分對網(wǎng)絡(luò)手動添加有意義的名稱（如 DDR_DQ[0], PCIe_CLK100M_P），極其耗時。

2. 總線（Bus）創(chuàng)建與連接：手動將幾十個甚至上百個信號線（如 DATA0 ~ DATA63）組合成總線，并確保原理圖符號和PCB布局中的連接正確無誤，非常容易出錯。

3. 差分對（Differential Pairs）定義：為高速信號（如USB、HDMI、PCIe）手動標(biāo)識成百上千個差分對（正負(fù)信號對），并確保命名規(guī)則一致（如 _P, _N 后綴）。

為了解決這些問題，一方面，需要通過一些快速連線的方法，提高原理圖繪制的效率，另外一方面需要在布線之后，進(jìn)行正確性的校驗(yàn)。

在提升設(shè)計效率方面，為昕原理圖提供快速布線的特色功能，比如：
01－將一個Excel表中的引腳名批量復(fù)制，針對選中的器件引腳，自動分配網(wǎng)絡(luò)名稱。

02－選中symbol的引腳自動長出連接線，并且自動依據(jù)引腳名稱，生成網(wǎng)絡(luò)名。

03－批量分配bus的分支網(wǎng)絡(luò)及命名。

04－矩陣式復(fù)制電路圖。

在設(shè)計審查方面提供全面的設(shè)計規(guī)范審查功能：

• 校驗(yàn)電源的連接正確性。
• 自動識別差分對正負(fù)信號的連接正確性。
• 自動識別電容的極性是否連接正確的電平。
• 自動識別復(fù)位信號的上下拉連接及正確性。
• 自動識別時鐘引腳的連接正確性。
• 自動識別BUS總線的分支信號是否匹配。
• 自動識別中斷信號的連接正確性。
• 設(shè)計規(guī)范性審查。
• 針對問題高亮定位。
• 輸出審查報告…

通過上述方法全面提升原理圖設(shè)計效率，全方位保證原理圖的設(shè)計質(zhì)量。
最關(guān)鍵的來了：它適用于幾乎所有的主流EDA原理圖設(shè)計圖紙的審查，也可以替代你的原理圖工具，兼容你的歷史數(shù)據(jù)，兼容你的使用習(xí)慣！！！