來源：數字積木

概述

AD9528是一款雙級PLL，集成JESD204B SYSREF發生器，可用于多器件同步。

AD9528產生最高頻率為1.25 GHz的六路輸出（輸出0至輸出3、輸出12和輸出13），以及最大頻率高達1 GHz的八路輸出。每一路輸出均可配置為直接從PLL1、PLL2或內部SYSREF發生器輸出。14路輸出通道的每一路都包含一個帶數字相位粗調功能的分頻器，以及一個模擬微調相位延遲模塊，允許全部14路輸出具有時序對齊的高度靈活性。AD9528還可用作靈活的雙通道輸入緩沖器，以便實現14路器件時鐘和/或SYSREF信號的分配。啟動時，AD9528直接向輸出12和輸出13發送VCXO信號，用作啟動就緒時鐘。

時鐘分配器由14個獨立通道（OUT0到OUT13）組成。每個通道輸出的輸入頻率源可選擇為PLL1輸出、PLL2輸出或SYSREF。如圖32所示，每個輸出通道還包括一個專用8位分頻器、兩個專用相位延遲元件和一個輸出驅動器。

以下是根據通道配置的不同而產生的各種通道限制：

所有通道均支持模擬精細延遲，與所選輸入頻率源無關

僅當使用通道分頻器時，才支持數字粗延遲。當SYSREF用作頻率源時，必須通過通道分頻器的輸出對信號進行重新計時，才能使用數字粗延遲

輸出通道同步通過寄存器 0x032A 第0位的輸出信號來同步復位8位通道分頻器來實現。因此，必須使用8位分頻器路徑來支持同步。如果SYSREF是輸出的頻率源，則必須由通道分頻器的輸出時鐘對SYSREF信號進行重采樣以實現同步。

時鐘分頻

輸出時鐘分布分頻器被稱作D0到D13，分別對應于輸出通道OUT0至OUT13。每個分頻器均可編程設置，精度為8位，相當于1到256之間的任意數值。分頻器的占空比校正設置為提供標稱50%的占空比，即使進行奇數分頻也是如此。請注意，在更改分頻值后必須發出同步輸出命令，以確保在通道輸出處產生預期的分頻比的時鐘。

數字粗延遲

AD9528芯片支持通過已 VCXO分頻器輸出頻率的半周期為增量，實現0到63個步進（6位）的可編程相位偏移。

需要注意的是，在完成新相位偏移值的編程后，必須發出同步輸出指令才能確保目標相位偏移值準確出現在通道輸出端。具體操作流程是：先編程設定新相位偏移值，再通過寄存器0x032A的第0位發送同步指令。在同步指令激活期間，所有輸出功能將暫時禁用，除非通道被設置為忽略同步指令。各通道的同步忽略控制則由寄存器0x032B和寄存器0x032C共同控制。

模擬精密延遲

每個通道均配備一個4位精密模擬延遲模塊，其延遲步長顯著小于 VCXO分頻器輸出頻率的半周期。當四個延遲位均為0000時，各通道的精密模擬延遲使能位將激活微調延遲路徑，此時最小插入延遲約為425皮秒。若將所有延遲位設為1111，則會額外增加496皮秒的延遲量。該精密延遲模塊的平均分辨率步長約為31皮秒。

輸出通道斷電

每個輸出通道通過寄存器0x0501和寄存器0x0502進行獨立的斷電控制。當每個通道被斷電時，設備總功率隨之降低，保持輸出靜止，直到用戶準備禁用該通道的斷電控制。此外，寄存器0x0503和寄存器0x0504還通過LDO斷電控制為每個通道輸出提供額外的節能功能。

輸出驅動

每個通道及其對應的輸出驅動器都配備專用內部低壓差穩壓器（LDO），可同時為通道和驅動器供電。等效的輸出驅動電路設計如圖33和圖34所示。該設計支持通用外部100 ?差分電阻，適用于HSTL和LVDS兩種驅動模式。在LVDS模式下，3.5 mA電流會在100 ?負載電阻上產生350 mV峰值電壓；LVDS升壓模式下，4.5 mA電流則會在同一電阻上形成450 mV峰值電壓。同理，在HSTL模式中，9 mA電流同樣會在100 ?負載電阻上產生900 mV峰值電壓。

時鐘分配同步

圖35展示了時鐘分配同步功能的框圖。同步功能通過邊沿對齊技術實現所有輸出信號的同步，或在輸出邊沿之間施加所需的相位偏移。當鎖相環2（PLL2）首次在上電或復位后完成鎖定時，系統會自動啟動通道分頻器的同步機制。后續的鎖定與解鎖操作不會觸發重新同步，除非設備處于斷電或復位狀態。

當寄存器0x032A第0位的同步輸出位處于激活狀態時，所有輸出將被暫時禁用，除非通道被編程為忽略同步輸出命令。每個通道對同步命令的忽略控制由寄存器0x032B和寄存器0x032C控制。

使用同步輸出位同步輸出時，應首先設置該位，然后將其清除。同步事件是清除操作（即該位的邏輯1到邏輯0的轉換）。當PLL2就緒時，通道分頻器彼此自動同步 。

在正常工作狀態下，通道的相位偏移參數會在AD9528開始輸出信號前，通過SPI/I2C接口完成預設。雖然分頻器運行時無法調整數字粗相位偏移量，但無需關閉PLL1和PLL2即可實現所有輸出信號間的相對相位調節。具體操作是：首先通過時鐘分配寄存器的[5：0]位設置新相位偏移參數，隨后利用同步輸出寄存器（寄存器0x032A的第0位）發出輸出同步指令。

通道輸出選擇

輸出通道寄存器控制如下表：

有效的配置輸出如下列表：

配置SYSREF輸出重定時時鐘時，對重定時時鐘的選擇一般遵循如下原則，原則的重定時的時鐘和對應輸出通道的選擇時鐘源一致。如對應時鐘通道的時鐘源為PLL1（VCXO）輸出，則SYSREF輸出重定時時鐘同樣選擇為PLL1（VCXO）輸出 。

注意 ： 配置為SYSREF輸出時 ， SYSREF輸出信號跳過時鐘重采樣 ,需要在 0X032D-0X032E 寄存器中，將對應通道的 SYSREF 重采樣設置為bypassed （跳過）模式。一般不使用該模式。