引言

在高速串行通信中，CDR（Clock-Data-Recovery）時鐘與數據恢復功能起著關鍵作用。CDR電路可以從數據流中同時提取出數據和時鐘，鏈路上不再需要伴隨信號發送隨路時鐘，大量節省IO資源和布線成本，并且完全消除在高速通訊中因數據和時鐘相位偏差導致的傳輸錯誤，對長距離傳輸友好；采用了CDR電路的系統，數據收發兩端在時鐘系統上可以完全解耦，帶來非常大的系統靈活性。

智多晶FPGA通過普通邏輯和IO資源實現了CDR應用的支持，在上限200~250Mbps[2]速率范圍內提供了更為有力的通訊技術方案。

Bit CDR Demo介紹

Bit_CDR Demo中的核心模塊CDR基于過采樣原理，在Sealion器件上可以支持到200Mbps。Demo使用了兩張基于Sealion 25K FPGA的電路板，其中一張板做發送端，另一張板作為接收端。開發板上各有一對雙波長光模塊相互作為收發，光模塊之間使用20KM的光纖連接，模擬真實應用環境。兩張開發板工作于自己晶振產生的獨立時鐘，數據速率定為150Mbps。

Demo系統示意框圖

考慮到Demo演示的合理性，整體技術方案上選擇以IEEE802.3協議為框架來搭建。使用IEEE802.3協議，可以保證產生的串行數據在傳輸過程中可以保持DC平衡，編碼后不會出現長0和長1碼，還具備較強的錯誤識別能力。由于IEEE802.3協議框架在應用上的通用性，demo本身也具備足夠的應用參考價值。

Bit_CDR_DEMO技術框圖

發送端：數據生成模塊自動生成有規律的報文數據；報文經過以太網IEEE802.3協議模塊打包；在TX_PCS模塊進行8b10b編碼；在TX_PMA模塊以150Mbps速率串化輸出至光模塊。

接收端：光模塊接收下來的差分信號，在RX_PMA模塊中完成信號識別和采樣、數據窗的同步判斷、10bit并行數據和時鐘的恢復；在RX_PCS模塊中完成8b10b解碼；在以太網IEEE802.3協議模塊進行payload解包，最后在PAYLOAD check模塊對解出的數據包進行規律正確性檢查并輸出報錯。

Demo效果

在上述的TX-RX環路平臺上，我們通過錯誤統計計數器和計時器，對誤碼率進行了簡單的實測和評估，誤碼率低于10^-12。

Demo特性

采用過采樣方式實現CDR功能

能夠恢復數據和時鐘

可靈活支持串并轉換數據格式

串并轉換特征碼（comma word）可配置

通過IEEE802.3鏈路驗證

支持鏈路狀態檢測和管理控制

誤碼率低于10^-12 [1]

應用場景

200M~250Mbps[2]速率以內的單lane通訊。

工業設備子卡與主板之間的多節點背板通訊（M-LVDS）

長距離通訊光端機

應用中針對傳輸phy芯片的cost-down

[注]

[1]基于20Km光纖和150Mbps速率條件下測得。

[2]速率上限取決于器件。