在網(wǎng)卡、交換機(jī)、路由器、以太網(wǎng)等網(wǎng)絡(luò)設(shè)備中,晶振頻率的選擇是根據(jù)設(shè)備的核心功能、芯片要求以及通信協(xié)議標(biāo)準(zhǔn)來(lái)決定的。
使用 25MHz及其倍數(shù)關(guān)系的晶振 ,主要是因?yàn)檫@個(gè)頻率體系 與以太網(wǎng)標(biāo)準(zhǔn)、通信協(xié)議、芯片架構(gòu)緊密匹配 ,可以帶來(lái)設(shè)計(jì)簡(jiǎn)化、成本降低和性能提升。下面詳細(xì)解釋一下這個(gè)問題:
一、為什么選擇25MHz作為基礎(chǔ)頻率?
25MHz并不是一個(gè)隨意選擇的數(shù)字,它之所以被廣泛使用,是因?yàn)樗c網(wǎng)絡(luò)通信中一些核心頻率存在 整數(shù)倍關(guān)系 ,便于倍頻或分頻使用。
符合以太網(wǎng)標(biāo)準(zhǔn)頻率需求
· 百兆以太網(wǎng)(100BASE-TX) :使用25MHz時(shí)鐘作為數(shù)據(jù)傳輸頻率。
· 千兆以太網(wǎng)(1000BASE-T) :使用125MHz時(shí)鐘,即25MHz × 5。
· 10GbE(萬(wàn)兆以太網(wǎng))及以上 :雖然主時(shí)鐘頻率更高(156.25MHz等),但通常仍可通過PLL從25MHz晶振倍頻得到。
這說(shuō)明,25MHz作為基礎(chǔ)時(shí)鐘頻率, 可以直接或間接地支持主流以太網(wǎng)速率的PHY/MAC工作頻率 。
二、技術(shù)實(shí)現(xiàn)上的便利性
1. 易于使用PLL實(shí)現(xiàn)倍頻
網(wǎng)絡(luò)芯片(如PHY、MAC、交換芯片)內(nèi)部常使用 PLL(Phase Locked Loop,鎖相環(huán)) 電路來(lái)生成所需的工作時(shí)鐘頻率。25MHz是一個(gè)適中的輸入頻率,能夠高效地產(chǎn)生常見的高速頻率,如:
· 25MHz × 2 = 50MHz
· 25MHz × 4 = 100MHz
· 25MHz × 5 = 125MHz
· 25MHz × 6.25 = 156.25MHz(用于10GbE)
因?yàn)?5MHz是一個(gè) 低整數(shù)倍數(shù)容易計(jì)算的基礎(chǔ)頻率 ,它使得 PLL 的設(shè)計(jì)更簡(jiǎn)單,鎖定更快,輸出更穩(wěn)定。
2.兼容主流芯片需求
大多數(shù)網(wǎng)絡(luò)設(shè)備芯片廠商(如 Broadcom、Realtek、Marvell、Intel 等)在PHY或MAC的輸入時(shí)鐘要求中, 明確支持25MHz晶振輸入 ,或者提供25MHz輸入下的工作模式。
三、EMC、電路設(shè)計(jì)與成本方面的優(yōu)勢(shì)
1.EMI控制更好,信號(hào)完整性高
相較于更高頻率的晶振(如50MHz、100MHz、125MHz、150MHz及200MHz),25MHz在電磁干擾(EMI)方面具有明顯優(yōu)勢(shì):
· 較低的基頻意味著較少的諧波干擾;
· PCB布線更容易滿足EMI設(shè)計(jì)規(guī)范;
· 對(duì)外殼、電源完整性要求較低,方便系統(tǒng)集成。
2.晶振器件成熟、穩(wěn)定、成本低
25MHz晶振已經(jīng)是電子行業(yè)中 應(yīng)用最廣泛的頻率之一 ,具有以下優(yōu)勢(shì):
· 大量現(xiàn)成產(chǎn)品,種類豐富;
· 制造成本低,采購(gòu)價(jià)格便宜;
· 供應(yīng)鏈成熟,交期短,品質(zhì)穩(wěn)定。
這對(duì)大規(guī)模生產(chǎn)的網(wǎng)絡(luò)設(shè)備廠商具有極大的吸引力。
四、實(shí)際設(shè)計(jì)中的應(yīng)用示例
以一個(gè)千兆以太網(wǎng)交換機(jī)為例:
· 主控芯片要求輸入125MHz工作頻率;
· 設(shè)計(jì)時(shí)可使用一顆25MHz晶振,通過芯片內(nèi)置的PLL倍頻到125MHz;
· 同時(shí),25MHz時(shí)鐘也可通過時(shí)鐘樹分配給其他模塊,如PHY、MAC或時(shí)鐘同步模塊;
· 這樣就實(shí)現(xiàn)了 統(tǒng)一時(shí)鐘源、簡(jiǎn)化時(shí)鐘架構(gòu)、降低系統(tǒng)復(fù)雜度和成本 。
總結(jié)
網(wǎng)絡(luò)設(shè)備使用25MHz及其倍數(shù)關(guān)系的晶振,原因可以歸結(jié)為以下幾點(diǎn):
| 原因類別 | 具體解釋 |
|---|---|
| 協(xié)議兼容 | 符合以太網(wǎng)標(biāo)準(zhǔn)(100M / 1G / 10G)所需的頻率倍數(shù) |
| 設(shè)計(jì)便利 | 易于通過PLL倍頻生成高速時(shí)鐘,簡(jiǎn)化電路設(shè)計(jì) |
| 信號(hào)完整性 | EMI低,便于滿足電磁兼容要求 |
| 成本效益 | 供應(yīng)鏈成熟、價(jià)格低、性能穩(wěn)定 |
| 芯片兼容 | 絕大多數(shù)PHY/MAC芯片支持25MHz晶振輸入 |
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