概述
AD9851是一款高度集成的器件，采用先進的DDS技術，內置一個高速、高性能數模轉換器和比較器，共同構成數字可編程頻率合成器和時鐘發生器。以精密時鐘源作為基準時，AD9851能產生一個頻率穩定、相位可編程的數字化模擬輸出正弦波。該正弦波可以直接用作頻率源，或在內部轉換為適合捷變時鐘發生器應用的方波。

AD9851的創新型高速DDS內核提供一個32位頻率調諧字；對于180 MHz基準時鐘，輸出調諧分辨率可以達到0.040 Hz。AD9851內置獨特的X6基準時鐘乘法器電路，無需高速參考振蕩器。該6X PLL乘法器對無雜散動態范圍(SFDR)和相位噪聲特性的影響極小。該器件還提供5位數字控制相位調制，使其輸出能夠以180°、90°、45°、22.5°、11.25°及其任意組合的增量發生相移。
數據表：*附件：AD9851 180MHz完整DDS頻率合成器技術手冊.pdf

特性

• 180 MHz時鐘速率，具有可選6x基準時鐘乘法器
• 片內高性能10位DAC和具遲滯特性的高速比較器
• SFDR >43 dB (70 MHz AOUT)
• 32位頻率調諧字
• 簡化的控制接口：并行或串行異步加載格式
• 5位相位調制與偏移能力
• 比較器抖動：小于80 ps 峰峰值 (20 MHz)
• 2.7 V至5.25 V單電源供電
• 低功耗：555 mW (180 MHz)
• 省電功能：4 mW (2.7 V)
• 超小型28引腳SSOP封裝

框圖

引腳配置描述

典型性能特征

工作原理與應用

AD9851采用直接數字合成（DDS）技術，通過數控振蕩器（NCO）生成頻率/相位可調的正弦波。數字正弦波通過內部10位高速數模轉換器（D/A轉換器）轉換為模擬正弦波。板載高速比較器可將模擬正弦波轉換為低抖動、與TTL/CMOS兼容的輸出方波。DDS技術是一種創新的電路架構，允許完全數字控制頻率、相位和幅度，從而實現高分辨率的增量輸出頻率選擇。AD9851在180 MSPS的頻率下可實現約0.04 Hz的頻率分辨率。用戶可選擇直接使用參考時鐘，或啟用6倍REFCLK乘法器。AD9851的輸出波形始終是連續的，一個輸出頻率的變化不會影響另一個頻率。

AD9851的基本功能框圖和信號流程如圖11所示。

DDS電路本質上是一個數字頻率合成器，其增量分辨率由系統時鐘和相位累加器調諧字中的位數（N）決定。相位累加器是一個可變模計數器，每次接收到時鐘脈沖時，其存儲的值都會增加。當計數器達到滿量程時，它會循環，使相位累加器的輸出相位連續。調諧字設置計數器的模數，這實際上決定了每個時鐘脈沖時相位累加器中添加的增量（Δ相位）的大小。添加的值越大，下一個時鐘脈沖時相位累加器循環的速度就越快，從而導致輸出頻率越高。

AD9851采用創新的14位三角函數算法，以數學方式將32位相位累加器的值轉換為10位量化幅度，并傳遞給DAC。該獨特算法使用的查找表比傳統方法少得多，有助于AD9851實現小尺寸和低功耗。

AD9851的輸出頻率、系統時鐘和調諧字之間的關系由以下公式確定：

其中：

• ( Delta text{相位} ) = 32位頻率調諧字的十進制值。
• 系統時鐘 = 直接輸入參考時鐘（單位：MHz），若啟用6倍REFCLK乘法器，則為輸入時鐘（單位：MHz）的6倍。
• ( f_{OUT} ) = 輸出信號頻率，單位為MHz。

DDS內核的數字正弦波驅動內部高速10位D/A轉換器，該轉換器針對動態性能和低毛刺能量進行了優化，從而實現了AD9851的低雜散和低抖動性能。DAC可配置為單端（見圖9和圖10）、2倍輸出或差分輸出，輸出值由以下表達式確定：

由于AD9851的輸出是采樣信號，其頻譜遵循奈奎斯特采樣定理。具體而言，其輸出頻譜包含基波加上采樣時鐘（fs）的整數倍頻率的混疊信號。所選輸出頻率的圖形表示如圖12所示，顯示了采樣頻譜與混疊圖像的關系。正常可用帶寬被認為從直流擴展到1/2系統時鐘。