ADRV9040是具有DFE、400MHz iBW射頻收發器的8T8R SoC。

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ADRV9040是一款高度集成的片上系統（SoC）射頻（RF）捷變收發器，配有集成式數字前端（DFE）。SoC包含8個收發器、2個用于監測發射器通道的觀測接收器、8個接收器、集成LO和時鐘合成器，以及數字信號處理功能。SoC滿足蜂窩基礎設施應用（包括小型蜂窩基站無線電、宏3G/4G/5G系統和大規模MIMO基站）所需的高射頻性能和低功耗。

Rx和Tx信號路徑采用零中頻（ZIF）架構，提供適合連續和非連續多載波基站應用的寬帶寬和動態范圍。ZIF架構具有低功耗+射頻和帶寬靈活等優點。由于沒有混疊和帶外圖像，因而不需要抗混疊和圖像濾波器。這樣就減小了系統尺寸和成本，同時支持與頻帶無關的解決方案。

該器件還包括兩個寬帶寬觀測路徑接收器子系統，用于監測發射器輸出。該SoC子系統包括自動和手動衰減控制、直流失調校正、正交誤差校正 (QEC) 以及數字濾波功能。此外，還集成了提供一系列數字控制選項的GPIO。

雙LO功能、額外的LO分頻器和寬帶寬操作支持多頻段功能。這樣就在可調諧范圍內有4個單獨的頻帶曲線1，從而盡可能提高用例靈活性。

SoC具有完全集成的數字前端（DFE）功能，包括載波數字上/下變頻（CDUC和CDDC）、削峰（CFR）、數字預失真（DPD）、閉環增益控制（CLGC）和電壓駐波比（VSWR）監控。

ADRV9040的CDUC功能對目標頻帶內的單獨分量載波進行濾波和放置。CDDC功能具有8個并行路徑，對每個載波進行單獨處理，再通過串行數據接口發送。

CDUC和CDDC降低了非連續載波配置中的SERDES接口數據速率。與基于FPGA的等效實現方案相比，這種集成設計還降低了功耗。

ADRV9040的CFR引擎降低了輸入信號的峰均比（PAR），支持實現更高效率的傳輸線路升級，同時降低了基帶處理器的處理負荷。

SoC還包含完全集成的DPD引擎，用于功率放大器（PA）線性化。DPD支持高效功率放大器，可減少基站無線電的功耗，以及與基帶處理器接口所需的SERDES通道數量。DPD引擎包含一個長期專用的DPD (LT-DPD)模塊，可為GaN PA提供支持。ADRV9040利用其LT-DPD模塊解決了GaN PA的電荷捕獲特性；因此改善了輻射和EVM性能。SoC包括一個ARM Cortex-A55四核處理器，可獨立提供DPD、CLGC和VSWR監控功能。專用處理器與DPD引擎一起提供行業出色的DPD性能。

串行數據接口包括八個串行器通道和八個解串器通道。該接口支持JESD204B和JESD204C標準，支持固定和浮點數據格式。浮點格式使內部自動增益控制（AGC）對基帶處理器可見。

ADRV9040可直接由0.8V、1.0V和1.8V穩壓器供電，并通過一個標準SPI串行端口進行控制。全面的節電模式可盡量降低正常使用時的功耗。該器件采用27mm × 20mm、736引腳球柵陣列封裝。

產品詳情

8個差分發送器（Tx）
8個差分接收器（Rx）
2個觀察接收器（ORx）
單頻段和多頻段（N x 2T2R/4T4R）能力
- 可調范圍^1^內4個波段輪廓
調諧范圍：650 MHz至6000 MHz
400MHz iBW DPD支持
- 通過硬件加速電荷捕捉糾正算法實現GaN PA支持
支持JESD204B/JESD204C數字接口
適用于所有LO和基帶時鐘的多芯片相位同步
完全集成的N部射頻頻率合成器
簡化系統散熱解決方案
- 所有區塊實現13W功耗^2^
- 110°C最高結溫，工作溫度最高達125°^3^
完全集成的DFE（DPD、CDUC、CDDC、CFR）引擎，免除FPGA的需要，SERDES通道速率減半
- DPD自適應引擎，實現功率放大器的線性化
- CDUC/CDDC——每個Tx/Rx通路最多8個分量載波（CC）
- 多級CFR引擎
完全集成的時鐘頻率合成器

^1^波段輪廓定義信道帶寬和總采樣率。
^2^使用案例是TDD 200 MHz瞬時帶寬和200 MHz占用帶寬，所有區塊（DPD、CFR、CDUC/CDDC）啟用。
^3^根據加速因子，110°C時的工作壽命影響可由<110°C時的運行補償。

應用

3G/4G/5G TDD/FDD小型蜂窩、大規模MIMO和宏基站

ADRV9040數據手冊總結

一、概述

ADRV9040是一款高度集成的射頻（RF）收發器系統芯片（SoC），集成了數字前端（DFE）功能，適用于包括小型基站無線電、宏基站3G/4G/5G系統和大規模MIMO基站等蜂窩基礎設施應用。該芯片具有八個發射器（Tx）、兩個觀察接收器（ORx）和八個接收器（Rx），支持600 MHz至6000 MHz的可調諧范圍，并具有單頻帶和多頻帶（N x 2T2R/4T4R）能力。