單個芯片性能提升的有效途徑

隨著半導體制程不斷逼近物理極限，越來越多的芯片廠商為了提升芯片性能和效率開始使用Chiplet技術，將多個滿足特定功能的芯粒單元通過Die-to-Die互聯技術與底層基礎芯片封裝在一起，形成一個系統級芯片。

在單個芯片內部，基于Chiplet架構的IO Die、Die-to-Die互聯技術是增強單個芯片性能和性價比的關鍵途徑。片內的高速互聯可以大大降低數據傳輸的延遲和功耗。通過高速的內部互聯，不同的功能模塊可以快速共享數據，優化內存訪問和計算資源的分配，提高整體能效比。簡而言之，Chiplet架構下的內部高速互聯，為芯片算力的提升開辟了新的可能。

AMD EPYC Zen 5系列Chiplet案例

(Source：AMD 5th Gen EPYC 處理器白皮書)

近期才發布的AMD 代號為“Turin” Zen 5 架構的 EPYC 服務器處理器，使用臺積電3nm/4nm工藝制造，主頻高達5Ghz。Turin 有兩種版本：一種配備Zen 5 內核(支持多達128內核、256線程)，另一種配備 Zen 5c內核(支持多達192內核，384線程)。AMD繼續沿用了Central IOD(IO Die)的設計架構，保持了上一代6nm的工藝。

(Source：AMD 5th Gen EPYC 處理器白皮書)

上圖所示，AMD運用Chiplet技術將CPU與IO Die創新路徑解耦，這些芯片可以按照自己的制程進行開發及演進。通過模塊化方法，可以靈活擴充/搭配CCD (CPU Die) 和IO Die，以創建滿足工作負載需求的專業處理器。(按需配置低配版8內核到高配版192內核的處理器)。

隨著CPU性能的提升，IO Die 也在不斷發展以適應需求，更多的內核需要更多的I/O帶寬從而支持12個DDR5-6000內存控制器、PCIe Gen 5 I/O以及AMD Infinity Fabric互連。

隨著系統規模的不斷擴大，我們需要將眾多不同的小單元(如計算單元、存儲單元、功能單元等)整合成更大規模的系統。為此，迫切需要一種從芯片內部到整個系統層面的統一互聯架構。雖然國際頂尖廠商已經推出了各自的解決方案，但行業的發展趨勢表明，廠商之間的合作已成為主流。因此，實現不同廠商間的互操作性變得至關重要。這就要求我們構建一個基于第三方產品的統一互聯架構，以及開放的標準和生態系統。通過這種分工協作的模式，我們可以打造一個開放且繁榮的生態系統，使得各廠商能夠根據自己的專長(如計算、軟件開發、接口技術等)進行有效合作，共同推動行業的進步。

Die-to-Die片內互聯：UCIe互聯標準

Die-to-Die 互聯是Chiplet架構的核心基礎，它為芯片內部不同Die之間的緊密協作提供了傳輸的接口。Universal Chiplet Interconnect Express (UCIe) 是一種開放的行業互聯標準，可在 Chiplet 之間提供高帶寬、低延遲、節能且經濟高效的封裝內連接。

自2012年成立以來，UCIe 的既定目標是為Chiplet建立一個開放且無處不在的生態系統。無論這意味著簡單地將某些物理方面標準化以簡化制造，還是實現真正的混合匹配設置。在這樣的生態系統中，客戶可以自由地從多家芯片制造商那里挑選使用Chiplet構建的芯片模塊，而這些都需要一個強大的基礎標準來支撐。

UCIe技術被用于連接多個芯片Die、內存控制器和其他計算資源，形成一個高度集成的系統。這種集成方式允許不同的計算單元之間通過高速的數據通道進行通信，從而提高整體系統的處理能力和效率。此外，使用UCIe技術還可以實現動態功耗管理，通過在不同計算單元之間動態調整功率分配，以優化系統的能效比。

UCIe 1.1 于2023年8月發布覆蓋涵蓋了芯片到芯片之間的I/O 物理層、協議和軟件堆棧等規范。之后時隔1年，UCIe 2.0規范正式發布。UCIe 2.0規范引入了對可管理性標準化系統架構的支持，并全面解決了系統級封裝(SiP)生命周期中跨多個芯粒的可測試性、可管理性和調試(DFx)的設計難題。

UCIE 2.0升級要點

1全面支持具有多個Chiplets的任何系統級封裝 (SiP) 結構的可管理性、調試和測試。

2支持3D封裝，顯著提升帶寬密度和功率效率。

3改進的系統級解決方案，其可管理性被定義為chiplet堆棧的一部分。

4針對互操作性和合規性測試優化的封裝設計。

5完全向后兼容 UCIe 1.1 和 UCIe 1.0。

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