過去十年來，通用云和互聯網應用（如視頻流媒體、社交網絡、互聯網搜索引擎和電子商務平臺等）推動了數據中心流量的指數級增長。近年來，利用大語言模型（LLM）進行人工智能（AI）訓練和推理的AI及機器學習（ML）的興起，為傳統的數據中心市場提供了巨大的增長前景。回看大語言模型在過去幾年中的發展，就不難理解這一市場趨勢的變革性影響。

迄今為止，這些模型的建模參數呈超指數增長，數據量的攝取量也成正比。盡管生成式AI仍處于早期階段，但其應用已擴展到多個領域，包括機器人、自動化設計、先進增強/虛擬現實（AR/VR）、醫學、化學以及金融等。所有這些市場的整合應用推動高性能計算和數據中心領域進入了一個全新的技術經濟范式。

未來幾年，AI專用服務器的市場份額將直線上升，從2022年幾乎可以忽略不計，到2027年預計將占據整體市場營收的50%（即900億美元）。

大語言模型演進時間線及其參數數量的相對增長（上圖）。AI服務器和通用服務器的營收增長趨勢，以及2022年~2027年AI服務器市場份額的相對變化（下圖）。

數據間尤其是數據中心內流量的快速增長，推動了對高速可插拔光收發器的需求，目前這種收發器正在從100 Gbps向400 Gbps過渡。此外，已有800 Gbps設備于2023年開始出貨，1.6 Tbps可插拔模塊目前也可預送樣。

互聯與人工智能革命

可插拔光收發器用作服務器之間的數據互連，在AI/移動通信應用日益增長的需求中發揮著重要作用。在數據中心，它們在路由器和葉脊架構交換機之間傳輸和接收數據。具體到云AI/ML應用，它們連接交換機與加速器服務器（即GPU和CPU機架）。此外，這些收發器還可分別通過城域網、長途網和海底網絡，在數據中心之間提供短距離、中距離或長距離連接。

一般來說，光收發器必須滿足三個同等重要的要求：高速度、低功耗以及最低的成本結構。

功耗方面，數據中心服務器集群的功率密度在50 kW到100 kW之間，以滿足新興的AI要求。然而，2023年~2028年期間，AI在數據中心的功耗預計將增加一倍以上。

數據中心功耗變化趨勢

此外，400 GbE可插拔收發器500 m至2 km鏈路距離的功耗約為12 W，而800 GbE可插拔收發器的這一數字通常約為16 W。隨著數據量的增長，顯然需要功耗更低、速度更快的光收發器，這促使可插拔收發器的外形尺寸在不同的架構中不斷發展。值得注意的是，可插拔收發器內部的數字信號處理（DSP）是功耗的主要來源之一。這促使業界開始探索新型收發器設計，如線性驅動可插拔光學器件（LPO）、半重定時線性光學器件（HALO）和共封裝光學器件（CPO），以利用更先進的器件設計和光電子協同集成，使未來的可插拔收發器能夠直接驅動運行，而無需獨立的專用DSP組件。

LPO與傳統光模塊之間的主要區別在于線性驅動（或直接驅動）。LPO采用基于可插拔設計的傳統封裝形式，使收發器的維護更加方便。LPO收發器，顧名思義，采用線性直接驅動技術，取消了光模塊中的DSP和時鐘數據恢復芯片。因此，與傳統的可插拔光模塊相比，這些模塊的功耗降低了約50%。此外，由于取消了DSP，并使用高線性跨阻抗放大器和具有均衡器功能的驅動芯片，LPO還進一步縮短了信號恢復時間和延遲。

HALO是介于DSP可插拔模塊和LPO之間的最新技術。它解決了無DSP LPO固有的弱點，包括互操作性問題、鏈路責任以及相對無法解決的問題。

CPO越來越被視為光互連技術自然演進的重要一步，因為它們有可能解決傳統光學可插拔技術所面臨的帶寬和能效挑戰。CPO技術通過將光引擎芯片直接與專用集成電路（ASIC）或其它多芯片處理模塊共封裝到交換機或加速器模塊中來實現上述改進。這是通過先進封裝工藝實現的，充分利用了電子器件（包括先進的數字功能）和光子器件的協同設計和集成。通過ASIC或其它處理單元（如CPU、GPU和/或存儲芯片）直接驅動光學引擎，可以降低延遲和整體功耗。

光互連架構演進，從可插拔外形到更先進的板載光學器件、共封裝光學器件和光學I/O引擎。光學I/O引擎是實現數字電子器件和光子器件協同集成的終極步驟。

賦能云AI

在AI服務器集群和超級集群中，GPU與網絡端口相連，使其可以與其它機架和加速器服務器中的GPU通信。為了最大限度地提高GPU的使用效率，網絡速度必須跟上GPU的處理和內存存儲速度。這對于AI應用來說極為重要，因為AI應用通常需要實時處理并分析大數據集。

為了滿足GPU或xPU（即其它GPU、CPU或存儲芯片）之間短距離到長距離連接的需求，硅光子CPO引擎日益被視為這項工作的關鍵技術。它們可以在計算單元和本地存儲器之間以及整個AI結構中實現更靈活的系統網絡設計，從而在成本、性能和功耗方面實現收發器功能相對傳統可插拔技術的全面改進。已有多家AI公司將集成硅光子技術視為光互連架構面向下一代AI云計算基礎設施的自然演進步驟。

這種演進的基礎是先進的材料平臺，集成光子解決方案將在這些平臺上設計和制造。目前最成熟的平臺是絕緣體上硅（SOI），它提供了固有的物理和機械特性，有利于多種硅光子學應用，尤其是在光網絡領域。

光子SOI襯底結構，以及該技術對硅光子器件、電路及子系統的相應價值主張

這些優勢的關鍵在于提高SOI襯底頂部硅器件層晶圓到晶圓（W2W）和晶圓內（WiW）均勻性和表面粗糙度。此外，塊體頂部硅層的整體光學特性（如缺陷、表面狀態和作為光散射中心的體微缺陷），對于硅光子元件的最佳良率和性能也非常重要。這還能確保制造出來的器件和電路盡可能接近計算機輔助設計（CAD）工具和圖形數據流（GDS）文件中的設計參數。

光損耗是評估襯底材料質量的關鍵基準，因為它預示著無源器件的整體性能水平以及后續的前端光學良率。隨著先進超高速收發器、板載光學器件（特別是CPO）的興起，元件密度和整體電路復雜性不斷提高，襯底材料質量與大面積電路的關系日益密切。

硅光子SOI晶圓直徑有200 mm和300 mm兩種。更大直徑的襯底可以容納更多的芯片制造，同時能夠更嚴格地控制頂部硅膜厚度的WiW和W2W不均勻性。對于SOITEC的200 mm直徑晶圓，目前最先進的頂部硅層厚度WiW不均勻性與前幾代產品相比降低了70%以上。此外，頂部硅膜平均厚度W2W變異性也得到了極大改善，從而提高了晶圓級無源光學性能，并在量產時提高了前端良率。

SOITEC兩代200 mm SOI晶圓（Photon 200和Photon Plus 200）上測量的頂部硅平均厚度不均勻性。該研究在200多片晶圓上分別采集了17個測量點。厚度測量單位：埃（1/10納米）。

法國CEA-Leti在其200 mm硅光子工藝設計套件和測試線上進行的光學測試證實了這一趨勢。研究數據表明，最先進的SOI技術在硅頂層薄膜不均勻性和缺陷密度方面達到了非常先進的目標。這使得目前的200 mm SOI晶圓能夠顯著降低損耗（條狀波導為1~1.4 dB/cm），并降低晶圓上傳播損耗中值的色散（低至0.09 dB/cm）。

SOITEC Photon/Photon Plus 200的光學性能

應用于300 mm SOI襯底的類似基準測試評估了一家SOITEC商業代工合作伙伴制造的器件。在測試過程中，最先進的SOI晶圓在O波段的單模TE偏振波導損耗介于0.5~0.65 dB/cm。

1310 nm波長區域（左）帶狀、橫電（TE）偏振配置的單模波導傳播損耗基準（單位：dB/cm）。

面向硅光子應用的先進封裝

先進封裝和后道（BEOL）技術是推動硅光子路線圖發展的關鍵因素，特別是對于更先進的收發器設計和CPO多芯片模塊集成。例如，2.5D和3D CoWoS封裝或異構集成方案，對于為日益密集且復雜的硅光子芯粒提供電力以及光纖到芯片的光連接是非常必要的。然而，先進的BEOL和模塊封裝是目前硅光子技術中的主要良率障礙。

SOI襯底將在應對這些挑戰方面發揮另一個重要作用。事實上，從SOI晶圓的操作來看，其潛力遠不止支持三層堆疊。先進的SOI加工技術可產生卓越的材料化學物理性能，為新型SOI硅晶圓提供所需要的機械堅固性，使其能夠經受激進的熱退火循環，以及晶圓代工廠先進硅光子加工中典型的更厚的多層金屬BEOL技術。此外，操作晶圓還能使代工廠和設計人員具有足夠的靈活性來實施硅通孔（TSV）技術和光纖連接V形槽（或類似的實施方法），從而為光學引擎提供電氣和光學互連。

具體來說，在SOI制造過程中，由于熱處理的原因，硅中所含的間隙氧往往會在晶核上析出，從而導致體微缺陷的產生。這些缺陷可以充當所謂的“吸雜中心”，吸引潛在的金屬污染。此外，還需要這些缺陷來阻止位錯的傳播，以確保襯底對熱應力的機械魯棒性，從而防止產生膜裂缺陷（也稱滑移線）。

然而，用于在硅襯底上創建V形槽或TSV的干法蝕刻也會受到體微缺陷密度的不利影響。體微缺陷會在蝕刻和金屬填充過程中造成微掩膜，從而導致缺陷，由于整個芯片上TSV電阻率的變化，有可能給晶圓代工廠帶來重大的良率損失。

為了實現新的硅光子技術，某些特定開發有助于SOI晶圓操作襯底提供應對這些挑戰所需要的特性。在SOI掩埋氧化層下方創建無體微缺陷區（也稱為潔凈區）具有雙重優勢，既能進行無缺陷蝕刻以形成光纖連接V形槽或電氣TSV，又能保持SOI襯底在熱處理中的魯棒性。

潔凈區操作硅晶圓技術的橫截面激光散射斷層掃描圖像。從潔凈區去除體微缺陷，厚度約為100 μm，更低區域仍存在體微缺陷，以保持晶圓的機械性能、正確的幾何形狀以及對熱處理、BEOL和封裝處理的整體魯棒性。

AI的現在與未來

硅光子技術為AI架構提供的光互連有望徹底變革AI算法，并進一步提升這些復雜系統的能力，實現更高效的結構，進而以更高的性能適應日益復雜的工作負載。隨著AI網絡的內在演進，硅光子技術以及多芯片模塊中的異構集成將改變交換層，從而以所需的互連密度和成本實現更低的延遲和功耗。

本文源自SOITEC，麥姆斯咨詢編譯。

審核編輯：劉清