DDR5已經(jīng)開(kāi)始商用，但是有的產(chǎn)品還在使用DDR4，本文將分享一些DDR4的測(cè)試內(nèi)容。DDR4 和前代的 DDR3 相比， 它的速度大幅提升，最高可以達(dá)到 3200Mb/s，這樣高速的信號(hào)，對(duì)信號(hào)完整性的要求就更加嚴(yán)格，JESD79‐4 規(guī)范也對(duì) DDR4 信號(hào)的測(cè)量提出了一些要求。

ChrentDDR4的特性

DDR4 相比 DDR3，有很多新的變化，首先它的帶寬提高了近一倍，最高達(dá)到 3200Mb/s，而且運(yùn)行在更低的電壓下，VDD 電壓是 1.2V，這樣可以在帶寬提高的同時(shí)，不會(huì)提高系統(tǒng)的功耗。采用了新的顆粒架構(gòu)，可以在單條內(nèi)存上做到 16 個(gè)內(nèi)存顆粒，內(nèi)存封裝和 DIMM 類型不變，但是內(nèi)存的 Pin 腳數(shù)量有所變化。

DDR4 的 Pin 腳數(shù)達(dá)到 288Pin，Pin 腳間距更加小，更詳細(xì)的對(duì)比，見(jiàn)下圖：

Fig.1 DDR4 和 DDR3 對(duì)比圖

ChrentDDR4信號(hào)完整性測(cè)試要求

在 DDR4 規(guī)范 JESD79‐4 中，對(duì)物理層信號(hào)測(cè)試要求有：DQ 眼圖模板測(cè)試、抖動(dòng)分析、電氣特性測(cè)試，時(shí)序測(cè)試。相比 DDR3，DDR4 對(duì)眼圖測(cè)試和抖動(dòng)測(cè)試提出了新的要求。

在 DDR3 的測(cè)試中，對(duì) Clock 的抖動(dòng)的測(cè)試要求是：Period Jitter、Cycle‐Cycle Jitter、 Duty Cycle Jitter。DDR3 的 Spec 中做了這樣的推算：如果你的內(nèi)存滿足了規(guī)范要求的所有電氣特性和時(shí)序特性，就可以一直正常的運(yùn)行。現(xiàn)實(shí)狀況下，這是沒(méi)有考慮其他因素的理想情況，像隨機(jī)抖動(dòng)等也會(huì)影響產(chǎn)品的工作，而 DDR3 都沒(méi)有對(duì)這些進(jìn)行測(cè)試。

Fig.2 DDR3 Clock 抖動(dòng)測(cè)試

在 DDR4 的規(guī)范中，采用了更實(shí)際的方法來(lái)考慮這些因素，測(cè)試要求包含了隨機(jī)抖動(dòng) Rj 和確定性抖動(dòng) Dj，在規(guī)范中，總體抖動(dòng) Tj 被定義為在一定誤碼率下的確定性抖動(dòng) Dj 和隨機(jī)性抖動(dòng) Rj 的和，對(duì)抖動(dòng)做了分解。Fig.5 是測(cè)試結(jié)果。

Fig.4 DDR4 Clock Jitter 要求

Fig.5 Lecroy Qualiphy‐DDR4 Jitter 測(cè)試結(jié)果

Chrent眼圖模板測(cè)試

在 DDR3 測(cè)試中，眼圖只是作為一個(gè) Debug 的手段，不是強(qiáng)制要求測(cè)試，而且沒(méi)有模板。但是在 DDR4 中，要求進(jìn)行 DQ 輸入接收端眼圖模板測(cè)試，F(xiàn)ig.6 是眼圖模板的定義，在 DDR4‐2133 及以下頻率，TdIVW_total 和 TdIVW_dj 相等 VdIVW_total 和 VdIVW_dV 相等，從本質(zhì)上，現(xiàn)在還沒(méi)有在模板中定義隨機(jī)成分。

Fig.6 DDR4 眼圖模板定義

Fig.7 DDR4 DQ 眼圖

ChrentDDR4 測(cè)試探測(cè)挑戰(zhàn)

DDR4 的速率提升一倍，同時(shí)信號(hào)電壓降低也接近一倍，這對(duì)測(cè)試探測(cè)技術(shù)提出了更高的要求。DDR4 規(guī)范中的所有測(cè)試都是定義在 BGA 或者 DIMM 的管腳處， 但是在很多時(shí)候，我們很難直接探測(cè)到 BGA 管腳處，這樣測(cè)出來(lái)的結(jié)果誤差會(huì)非常大，解決方案是使用 Interposer 夾具或者虛擬探測(cè)技術(shù)，探測(cè)到理想點(diǎn)的波形。