Versal器件不再有傳統的SEM IP；Soft Error Mitigation功能在Vitis套件中以library形式出現，稱為XilSEM。XilSEM基本功能和之前的SEM IP類似：通過不斷地掃描，檢測出PL CRAM中出現的SEU翻轉，上報，再根據系統需要決定是否做糾正或者重新配置PL。根據Versal器件的特點，XilSEM的掃描范圍進一步擴大，還可選擇是否掃描NPI寄存器，對PL之外的其他功能模塊的配置數據做監測。

這篇文章介紹了如何開啟Versal最基本的XilSEM功能。

Vivado/Vitis 2022.1
Board used: VCK190

1. 首先基于VCK190開發板，建立一個project. 創建Block Design并添加CIPS IP：

按照下圖配置PS PMC，使能串口以輸出XilSEM的log:

從左側選項中找到并使能XilSEM庫，并添加中斷：

生成HDL Wrapper以及pdi文件，并將設計導出到Vitis中。導出時，選擇‘Pre-synthesis’或‘Include device image’均可。

2. 打開Vitis，基于之前生成的.xsa，建立一個新的application工程：

基于R5，建立一個空白Application:

修改BSP設置，找到XilSEM庫，點擊 ’Import Examples’, 導入其example：

sem_cram_example,點擊OK。

編譯新建的xsem_cram_example_1工程，生成elf文件。

可以重復一樣的步驟，再次選擇xsem_npi_example, 則可以生成NPI掃描的elf文件。

3. 連接VCK190開發板，打開串口顯示窗。下載pdi文件。可以看到輸出log如下：

執行如下指令序列進行cram elf文件的下載:
ta
ta 3
rst -proc
dow -force <.elf>
con

可觀測到串口輸出如下。此時XilSEM已經開啟并運行了。注意example程序進行了一次插錯測試。

同樣方式，下載NPI elf，log打印信息如下：

這篇文章介紹了在工程中如何開啟最基本的XilSEM功能，可以添加任意自己的設計。但是對于某些高級功能比如DFX，還需要在將來版本中完成兼容。

審核編輯：湯梓紅