關鍵要點

了解高速板的構成以及隨之而來的挑戰。

設置圖層堆疊和布局以取得成功。

降低高速板噪聲的布線注意事項和要點。

如果不考慮高速組件，可能會導致電路板出現問題

對更先進的電子設備的需求不斷增加。從消費類設備到航空航天領域，幾乎每個行業都需要更快、更復雜的印刷電路板。為了滿足這些設備的先進需求，需要具有緊湊和智能高速設計的電路。

設計人員在開發高速電路板時將面臨新的設計挑戰。我們將討論高速PCB設計的細微差別，并深入研究各種方法，使您的電路板盡可能可靠和高效。

高速設計概述

首先，讓我們定義一下高速設計的真正特征。在電路中，高速電路板上的信號以某種速度變化，在這種速度下，信號的完整性會受到阻抗和其他電路板參數的顯著影響。

對于高速的射頻信號，在大約50 MHz或更高的頻率下，完整性可能會受到影響(如果設計不正確)。一個好的經驗法則是，如果信號穿越路徑長度所需的時間大于信號從高到低(或從低→高)轉換所需的時間，則信號被歸類為“高速”信號。

在設計過程中，如果不采取特定的預防措施，您將遇到許多挑戰。包括:

來自發射器、轉換器、電源等的輻射 EMI。

來自附近電路板或設備的 EMI 吸收。

當差分對不匹配、在長傳輸線路中或由于缺乏屏蔽而降低信號時，信號會衰減。

缺乏阻抗匹配，導致反射回光源（而不是傳輸）。

兩個導體的耦合距離太近，會影響信號傳播。

寄生電容，如果不最小化，也會累積。

諧波失真導致頻移，會影響發射和接收系統。

由于端子之間的雜散電容，可能會出現共模噪聲。

高壓應用中的表面跟蹤，其中電流路徑通過絕緣退化出現。

最好的高速PCB設計是在電路板的各個方面都有良好的設計實踐：放置、間距、間隙、布線、接地、堆疊和材料選擇。盡管高速設計有其獨特的挑戰，但良好設計的基礎仍然源于標準PCB設計。換句話說，數字、模擬、電源和混合信號技術的基本PCB設計規則也將適用。這包括對制造設計(DFM)規則進行優先排序。如果您的設計由于DFM規則違反而無法制作，那么向高速設計邁出的一步將是徒勞的。您將需要更多的空間用于高速走線或潛在的RF屏蔽，但這不應該導致忽略標準PCB設計規則并將它們擠在一起。

設置高速層堆疊

堆疊設置方式可以保持信號可靠

PCB設計者所做的許多設計選擇都是為了保持良好的信號完整性。首先要配置層堆疊以支持高速、射頻微帶和帶狀線路由。

使用阻抗計算器時，規劃出你的堆棧設置固定阻抗控制走線寬度。為了進一步減少噪聲并保持信號的完整性，在信號返回路徑的相鄰層上設置一個參考平面，并嘗試使用對稱堆疊。

開發設計最重要的資源之一是PCB制造商。當你開始一個新的印制板時，盡可能快地使用它們。這將有助于為您的高速設計做出最佳的材料和堆疊決策。具體來說，確保高頻時的介電常數穩定，使用低輪廓的銅，并選擇阻焊以最小化耗散因子。

從原理圖進行高速設計

擁有有據可查的原理圖可以大大有助于提高設計高速板

有些人可能會說，當涉及到高速設計布局時，原理圖是最不重要的元素，但事實并非如此。原理圖是電路物理布局的關鍵圖形表示。一個雜亂、無組織的示意圖只會使布局過程更加困難，因為單個塊的目的可能無法很好地傳達。特別是對于高速設計，意圖是創造成功設計的關鍵。

使用盡可能多的紙來展開電路，并確保元件的邏輯流程得到溝通。這將有助于稍后布局物理設計。該原理圖的一個主要方面是使信號路徑易于理解。添加盡可能多的信息，你認為是必要的，以幫助提前展示板的布局。這可以包括以下任何內容:

關鍵部件的位置(居中、靠近板邊等)

特定組件的保留區域

差分對的路由信息

• 路由信息(跟蹤長度、匹配長度、拓撲和控制阻抗線的約束)

如何布置您的看板

路由和布局對于保持高速設計的信號完整性和性能非常重要。與往常一樣，高速設計的組件放置應該遵循基本的PCB布局實踐和設計規則，保持制造設計(DFM)和測試設計(DFT)。

與數字電路相比，模擬電路存在于連續的電壓范圍內，因此在運行過程中需要更精確的控制和穩定性。這使得模擬電路更容易受到前面提到的許多挑戰的影響。因此，要確保將模擬電路和數字電路分開，以防止信號相互影響。考慮按功能對組件進行分組，最終有助于保持您的路由簡短而直接。將噪音最大的組件(如adc)放在電路板的中央。對于具有快速開關的電路板，請確保使用良好的濾波技術來減少EMI的產生。

許多部件需要在特定部件之間放置非常近的位置，以最大限度地減少高速信號需要傳輸的距離。這就是一個好的原理圖設計將真正幫助的地方-最關鍵的網絡，如原理圖上所標記的，應該有最直接的連接。

確保您已經分配了適當的空間，以便將測量的跟蹤長度調優到正確的值。確保按照信號類型對組件進行分組，并隔離天線等輻射元件。

此外，當高速線路有很多傳輸活動并且彼此靠近時，這可能導致電感和電容耦合，也稱為串擾。串擾也可能根據路由(將在下一節討論)發生，但如果組件之間沒有足夠的空間也會發生。確保將組件放置在這樣一種方式中，即信號軌跡不會在路由后穿過分裂平面。在這些更高的開關速度下，熱問題可能更加普遍，因此，您的高速設計可能需要為您的發熱組件提供更多的冷卻。

對于比如移動電話或其他物聯網設備之類的消費設備，尺寸可以在您的設計中發揮很大的作用。對于這些較小的板尺寸與高速電路，你需要提前計劃，以確保你有你需要的空間。因此，除了在組件之間增加額外的間距以減少串擾外，還應考慮提前計算所需的走線寬度。

電源和接地布局

電源和接地信號的布局方式也是可靠高速設計的關鍵。某些組件需要靠近其專用電源或接地層，以便與其他敏感的高速布線隔離。

確保在主要功耗IC的每個電源引腳附近放置旁路電容器，使其盡可能靠近，以減少接地反彈或功率尖峰的影響。另一個主要問題是確保高速傳輸線不會穿過電源和接地層分離。畢竟，跟蹤需要一個連續的平面才能獲得良好的返回路徑。

路由

布線可以是設計的最后一步，也可以在放置元件時完成

通常，許多高速設計布線將與您一直執行的操作類似。但是，跟蹤要求將更加嚴格。某些走線具有阻抗方面的最小長度要求，而其他走線具有最大要求，有些可能需要匹配其他走線。

在不同層上路由不同的信號類型，以最大化不同跡線之間的間距。同時，保持組件之間的走線長度盡可能短。保持電源和接地回路遠離可能中斷信號返回的分路，并確保差分對在其容差范圍內。

導致大數據和存儲器總線的走線長度需要均衡長度，這可能需要延長一些特定的走線。在遵循爬電距離和電氣間隙標準的同時，保持差分走線之間的間距相等。

高速傳輸線上的長走線可以充當天線，可以輻射EMI。工作頻率越高，EMI 輻射的可能性就越大，因此請保持這些走線盡可能短，并盡可能遠離其他走線。最好確保它們下方有足夠的接地層作為返回路徑。

為了使信號以最小的失真穿過走線，請確保其阻抗沒有任何變化。走線阻抗可能受到寬度、過孔或布線中是否有短截線的影響。要減少串擾，請盡量減少與另一條走線平行的顯著運行長度的任何走線。在具有重復時鐘信號的設備附近放置高速走線也可能導致干擾，因此請確保提供足夠的間距。

考慮使用 PCB 編輯器的高級工具（例如設置走線長度和走線長度匹配）來協調信號時序。使用專門用于差分對的路由功能將差分對的兩個網絡緊密路由在一起可能很有用。您還可以在跟蹤需要更多長度來創建蛇形樣式路由以實現目標長度時使用跟蹤調整功能。

依靠 PCB 設計工具提供支持

對于任何設計人員來說，設計具有高速性能的 PCB 都可能具有挑戰性——尤其是考慮到各種布線要求、元件間距等。這正是高級PCB編輯軟件可以幫助您的地方.設計規則檢查 （DRC） 在跟蹤所有這些變量方面非常有用。

Sigrity ERC(電氣規則檢查)擁有電氣規則檢查的功能,這能讓電路板設計者在沒有仿真模型或者足夠的信號完整性專業能力的情況下, 簡單而快捷地分析信號質量的問題和原因。

由于使用了工業和市場領先的Cadence Sigrity技術, Sigrity ERC超越了簡單的基于幾何的設計規則檢查, 分析到那些通常只能被專業SI/PI工具發現的信號質量問題。

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