將整個系統放在芯片上是半導體行業的一個驅動力。隨著設計現代SoC的復雜性不斷增加，需要新的工具和方法，這一切都始于RTL。

Defacto Technologies是一家創新的芯片設計軟件公司，提供突破性的RTL平臺，以增強IP核心和芯片上系統的集成、驗證和簽發。

考慮到從體系結構到首次實現決策的設計任務數量，啟動SoC設計項目總是很艱難的。一個成功的啟動會對下一步的設計任務和TAT產生重大影響。如果我們看看今天的SoC，IP的數量和種類不斷增加，并且由于架構的復雜性而導致非常復雜的時鐘樹、電源架構等，驗證過程也是一個需要大量關注的實際負擔。總之，需要在前端建立先進的設計方法，以加快SoC的構建速度，并為合成和模擬設計步驟生成第一批包和數據。

今年3月，Defacto宣布了其解決方案新的版本：SoC編譯器10.0。這對該公司來說是一個重要的轉折點，該公司也將在今年7月的DAC期間慶祝其成立20周年。20年來，Defacto在EDA領域提供了突破性創新，并建立了真正的專業知識，尤其是在RTL管理方面。它們現在被大多數主要的半導體公司所認可和使用。

SoC編譯器10.0主要發行版將解決Defacto客戶面臨的幾個關鍵挑戰。首先是，市場上沒有解決方案可以同時考慮RTL和IP-XACT的SoC集成。從技術上講，確實需要支持IP和連接的各種格式，這兩者都需要考慮，因為：IP-XACT無法完全描述集成設計的復雜性，而RTL本身需要額外的努力來使端口組之間的連接屬于同一架構協議。值得一提的是，這需要支持完整的RTL和IP-XACT版本（Verilog、System Verilog、VHDL、IP-XACT 2009、IP-XACT 2014）。

今天的解決方案是重新設計預先丟棄的IP系統Verilog結構，以與IP-XACT 2014可以支持的連接保持一致。這種變通方法很繁瑣，破壞現有設計的風險很高，耗時且難以維護。Defacto的SoC編譯器V10.0是第一個在同一級別同時考慮IP-XACT和RTL的設計解決方案，以應對SoC設計集成挑戰，包括不斷增加的設計復雜性和合理的性能。

除此之外，Defacto的SoC編譯器10.0還具有全新的IP-XACT功能，支持2009年和2014年的Accellera標準；用于集成，也用于寄存器和系統內存映射的管理。

與此同時，我們都觀察到EDA工具的使用發生了真正的轉變，用戶似乎更加迫切地需要Tcl和Python接口。Defacto為他的工具提供了（超過10年）Python、Perl和C++接口，但在SoC Compiler 10.0中，Defacto通過100%面向對象的API將Python支持提升到了一個新的水平。

Defacto的SoC設計解決方案的關鍵在于對設計數據的統一管理，包括RTL/IP-XACT、UPF、SDC等，以及與物理設計信息的鏈接，從而實現功率感知、物理感知、時鐘感知、DFT感知等組裝。

毫無疑問，這種統一的方法正朝著成本效益高的方向構建復雜和大型SoC。

審核編輯 ：李倩