在FPGA設(shè)計中，我們可能會碰到這樣的路徑，如下圖所示。圖中兩個輸入數(shù)據(jù)為64位，寄存一拍后給到二選一MUX的數(shù)據(jù)輸入端，MUX的輸出數(shù)據(jù)經(jīng)位縮減運算經(jīng)輸出寄存器輸出，而輸出寄存器的輸出又反饋回來作為MUX的控制端，如圖中藍(lán)色標(biāo)記所示。



相應(yīng)的SystemVerilog代碼如下圖所示：

相應(yīng)的VHDL代碼如下：

?

從布線后的結(jié)果來看，反饋路徑成為關(guān)鍵路徑，這可通過布線后的結(jié)果回溯到RTL視圖，如下圖所示。注意到圖中觸發(fā)器的扇出為33。

對于此類反饋路徑，我們可以采用綜合屬性CRITICAL_SIG_OPT進(jìn)行優(yōu)化（該綜合屬性只可以在Vivado 2022.2及其之后的版本中使用）。將其施加在dout上，如下圖所示。

如果是VHDL代碼，應(yīng)采用如下方式使用CRITICAL_SIG_OPT：

?

這個綜合屬性會將位縮減運算前移，這樣二選一MUX的輸入數(shù)據(jù)就變?yōu)?位，如下圖所示，這正是我們所期望的。

從布線后的視圖回溯到綜合后以及RTL視圖，如下圖所示。此時關(guān)鍵路徑發(fā)生了變化，從輸入端經(jīng)二選一MUX過位縮減運算器到末級輸出觸發(fā)器，不再是原來的反饋之路。而末級輸出觸發(fā)器的扇出也降低到2。

再從資源利用率角度看，優(yōu)化前使用了39個LUT，129個FF，而優(yōu)化后使用了26個LUT，129個FF，LUT個數(shù)降低了，F(xiàn)F個數(shù)保持不變，如下圖所示。

綜合屬性CRITICAL_SIG_OPT從Vivado 2022.2版本開始支持，適用于優(yōu)化反饋路徑，可有效緩解反饋路徑的時序壓力。

審核編輯：劉清