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分享下SpinalHDL中SpinalConfig中的三項(xiàng)參數(shù)

Spinal FPGA ? 來源:Spinal FPGA ? 2023-02-08 10:01 ? 次閱讀
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》nameWhenByFile

測(cè)試代碼如下:

37195e7a-a713-11ed-bfe3-dac502259ad0.png

當(dāng)我們采用SpinalSystemVerilog(demo0())的方式生成RTL代碼時(shí)其生成的代碼風(fēng)格如下:

37538b68-a713-11ed-bfe3-dac502259ad0.png

在SpinalHDL中對(duì)于when的使用,when中所包含的條件往往會(huì)生成以一個(gè)when+fileName+行號(hào)的變量來替代,看起來無非代碼多了幾行,并不影響功能。

因?yàn)橛行刑?hào)的引入,我們一旦對(duì)SpinalHDL代碼中這部分代碼哪怕是添加了幾行注釋也會(huì)引起生成代碼的部分修改,雖然不影響功能,但對(duì)于那些喜歡看RTL代碼的人就顯得略顯得不爽了。

對(duì)于when的使用,可以在生成RTL代碼時(shí)采用下面的形式來生成:

SpinalConfig(
nameWhenByFile=false
  ).generateSystemVerilog(demo0())

生成代碼如下:

378a4efa-a713-11ed-bfe3-dac502259ad0.png

如此生成的代碼不會(huì)再對(duì)when語句聲明單獨(dú)的變量,代碼看起來和那些采用Verilog寫代碼的人毫無差異吧~

這對(duì)于生層的RTL盡可能減少非必要的信號(hào)名稱變化。

》genLineComments

更近一步,對(duì)于代碼生成時(shí)采用下面的形式生成:

  SpinalConfig(
    nameWhenByFile = false,
    genLineComments = true
  ).generateSystemVerilog(demo0())

此時(shí)生成的代碼風(fēng)格如下:

37bb7304-a713-11ed-bfe3-dac502259ad0.png

當(dāng)genLineComments聲明為true時(shí),在生成RTL代碼中會(huì)標(biāo)注映射對(duì)應(yīng)的SpinalHDL代碼行號(hào),這對(duì)于初學(xué)者在對(duì)比生成的RTL代碼學(xué)習(xí)SpinalHDL還是非常的有幫助~

》bitVectorWidthMax

SpinalHDL中對(duì)于信號(hào)位寬默認(rèn)是最大不超過4096(Intel DDR校準(zhǔn)控制IP里面就有信號(hào)位寬就是4096 bit位寬),當(dāng)設(shè)計(jì)里定義了信號(hào) 位寬超過4096,則會(huì)在生成RTL代碼時(shí)報(bào)錯(cuò),可通過SpianlConfig中的bitVectorWidthMax對(duì)最大位寬進(jìn)行修改:

37d2d882-a713-11ed-bfe3-dac502259ad0.png

37fe516a-a713-11ed-bfe3-dac502259ad0.png







審核編輯:劉清

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原文標(biāo)題:SpinalConfig Tips——讓代碼優(yōu)雅點(diǎn)兒

文章出處:【微信號(hào):Spinal FPGA,微信公眾號(hào):Spinal FPGA】歡迎添加關(guān)注!文章轉(zhuǎn)載請(qǐng)注明出處。

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