一：供電電源時序

EMMC的供電有兩種模式，且分兩路工作，有VCC和VccQ。在規范上，上電時序是有要求的，如下圖所示。

EMMC上電時序

開始上電時，VCC或VccQ可以第一個傾斜上升，或者是兩者同時上升；同時，每個電源電壓上電時間應該是小于指定的時間tPRU（tPRUH，tPRUL或tPRUV）。高電壓多媒體卡：tPRU的最大值為35mS，雙電壓多媒體卡：tPRUL最大值為25mS，tPRUH最大值為35mS。

在電路的設計中，應該使用合適的濾波電容，用于緩沖電流峰值。對于電源濾波電容，應該采用大小電容并聯的方式，且大電容的值不小于2.2uF，為了更好的降低電源的噪聲，在電源的干路中串聯磁珠等濾波器件。

EMMC上電時序

開始上電時，VCC或VccQ可以第一個傾斜上升，或者是兩者同時上升；同時，每個電源電壓上電時間應該是小于指定的時間tPRU（tPRUH，tPRUL或tPRUV）。高電壓多媒體卡：tPRU的最大值為35mS，雙電壓多媒體卡：tPRUL最大值為25mS，tPRUH最大值為35mS。

在電路的設計中，應該使用合適的濾波電容，用于緩沖電流峰值。對于電源濾波電容，應該采用大小電容并聯的方式，且大電容的值不小于2.2uF，為了更好的降低電源的噪聲，在電源的干路中串聯磁珠等濾波器件。

二：總線信號線負載電容和上拉電阻

EMMC總線的每一條線的總電容CL是總線主控器電容CHOST，總線電容CBUS本身，這條線連接到該卡的電容CCARD的總和。

CL = CHOST + CBUS + CCARD

并要求主機和總線電容的總和不超過20 pF。

1.2V和1.8V的電源接口，推薦的最大上拉50Kohm。3V的供電，可以使用全范圍可達100Kohms。

推薦的CREG值與e?MMC設備供應商之間可能會有所不同。需確認最大值與e?MMC廠商的電容準確性，因為在e?MMC內的調節器的電氣特性受電容波動的影響。

三：具體電路的原理圖設計

對于存儲器的電路設計，主要考慮的問題是總線信號的完整性，不好的電路可能會導致反射、串擾、軌道坍塌、EMI問題，因此，在電路的原理圖設計中，應該根據芯片的具體參數及總線規范來設計電路，只要原理圖設計合理了，再通過合理的PCB布局布線，就能使系統的不穩定因素降到最低。

3.1：根據芯片資料可知，芯片的VDDi引腳需要外接一個電容，這個電容取值的大小有限制，一般為：min 0.1uF，max 1uF。

3.2：電源電路的濾波，采用大小電容并聯的方式，同時在干路中串聯磁珠等濾波器件，保證電源信號的質量，大電容的值應該大于2.2uF，小電容可以在0.1uF左右。

3.3：由于是總線操作，所以在電路的設計中，必須考慮總線上信號的狀態，雖然e.MMC有內部上拉電阻，但一旦數據開始傳輸，這些內部的上拉電阻都會自動斷開，故需要外接上拉電阻，保證在睡眠模式下信號電平固定，不會出現在懸浮狀態。上拉電阻的大小資料給出了一定的范圍，同時會根據工作電壓的模式有所要求，對于DAT0-DAT7和復位端的上拉電阻，采用50kΩ左右的電阻，既能滿足1.7-1.95V的供電需求，也能滿足2.7-3.6V的供電需求；對于命令線，采用10KΩ左右的上拉電阻，因為EMMC讀寫操作都是通過命令發起的，它應該具有比較大的驅動能力。

3.4：經過測試發現，在總線操作的整個電路中，每一根數據線上的信號都有一定的過沖和下沖，這嚴重影響信號的完整性，使數據傳輸錯誤。這很大一個原因是因為電路的阻抗不匹配造成的，經測試，經過一定的阻抗匹配后，信號的過沖和下沖明顯減少。

3.5： 采用串聯電阻實現阻抗匹配，對于串聯電阻的方法，首先它起到阻抗匹配的作用，因為信號源的阻抗很低，跟信號線之間阻抗不匹配，串聯一個電阻后，可以改善匹配情況，以減少反射，避免振蕩等；同時由于信號通信的頻率較高，會引入很多的高頻噪聲，串聯電阻會跟信號線的分布電容及負載的輸入電容形成一個RC電路，這樣就會降低信號邊沿的陡峭程度，對信號具有一定的濾波、降低噪聲的效果。

3.6：對于串聯電阻大小的選擇，需要根據芯片提供的具體資料來決定，一般總線上串聯的電阻都不是很大，像三星的推薦值在0-47Ω，選擇的是27Ω。因此在所有的總線信號線上，每一根信號線我們都可以串聯一個小電阻進去。對于電阻的擺放，時鐘上的應該源端匹配，而對于雙向的數據線，理論上源端和終端都應該串聯，但考慮電路的實際運用及器件的使用數量，一般在終端匹配。

匹配舉例

審核編輯：郭婷