架構(gòu)探索一直是產(chǎn)品設(shè)計(jì)的圣杯。它有可能徹底改變產(chǎn)品工程。研究和用例評(píng)估表明，在架構(gòu)探索期間，可以實(shí)現(xiàn) 80% 的系統(tǒng)優(yōu)化和幾乎 100% 的性能/功耗權(quán)衡。

不幸的是，架構(gòu)探索未能起飛，除了在公司投入大量資源和時(shí)間的利基口袋。架構(gòu)探索一直被高度誤解，并且已經(jīng)推出了聲稱架構(gòu)探索的產(chǎn)品，但它們是現(xiàn)有產(chǎn)品（如指令集模擬器、軟件時(shí)序分析和硬件驗(yàn)證）的包裝器。使用一組類庫突出顯示語言不足以建立方法、輕松創(chuàng)建模型、根據(jù)基準(zhǔn)進(jìn)行驗(yàn)證以及性能系統(tǒng)優(yōu)化。

架構(gòu)探索的主要障礙是缺乏高端內(nèi)核、互連、緩存和存儲(chǔ)器的架構(gòu)模型。有限的模型范圍往往適用于架構(gòu)探索不會(huì)增加重要價(jià)值的低端處理器，周期精確的模型每秒最多運(yùn)行 1，000 條指令，需要很長(zhǎng)時(shí)間來安裝、學(xué)習(xí)和組裝，并且在 IP 交付后發(fā)布。這些模型需要數(shù)周時(shí)間才能運(yùn)行一個(gè)基準(zhǔn)測(cè)試，并且對(duì)于比較驗(yàn)證非常有用。此外，它們不能跨核心、SoC、系統(tǒng)和軟件進(jìn)行擴(kuò)展。

架構(gòu)模型對(duì)于 IP 提供商和 EDA 供應(yīng)商來說往往優(yōu)先級(jí)較低，因?yàn)樗麄儽仨毺峁?RTL 和軟件工具，如編譯器、調(diào)試器和驗(yàn)證 IP。此外，為大規(guī)模分發(fā)創(chuàng)建架構(gòu)模型需要特殊的技能，因?yàn)樵撨^程會(huì)針對(duì)每個(gè)核心類型重新開始。組裝需要很長(zhǎng)時(shí)間，需要多種資源，并且運(yùn)行速度極慢。每個(gè)新的處理器內(nèi)核都有如此多的變化 - 緩存的讀/寫寬度，多線程，ISA版本，可變管道階段，指令調(diào)度到執(zhí)行單元的調(diào)度邏輯和指令緩沖區(qū)。

具有隨機(jī)性的傳統(tǒng)架構(gòu)模型，被組裝大型系統(tǒng)和數(shù)據(jù)中心的公司使用。這些模型將模擬不同類型的請(qǐng)求和任務(wù)的延遲和功耗。

另一個(gè)主要問題是驗(yàn)證過程。對(duì)于新處理器，用于驗(yàn)證模型準(zhǔn)確性的基準(zhǔn)數(shù)據(jù)有限。對(duì)于功耗、緩存命中未命中率和內(nèi)存吞吐量，此問題更為嚴(yán)重。當(dāng)然，FPGA 板可以通過使用具有更新的緩存、互連和內(nèi)存設(shè)置的舊版本內(nèi)核來減輕部分負(fù)載。測(cè)試新內(nèi)核正確性的最佳方法是仔細(xì)檢查每個(gè)可能的方案，包括并發(fā)執(zhí)行，為緩存層次結(jié)構(gòu)和 DMA 運(yùn)行較舊的跟蹤，并生成確保絕對(duì)覆蓋的方案。

Mirabilis Design最近采取的一種方法是在具有圖形開發(fā)環(huán)境的離散事件模擬器上提供混合處理器架構(gòu)庫。這類架構(gòu)模型消除了早期方法的所有問題。這是一個(gè)常見的生成器，它使用電子表格來定義核心配置。內(nèi)部定序器通過消除不影響流程正確性、性能和功耗的邏輯來優(yōu)化仿真性能，并提供靈活的選項(xiàng)列表來定義不同的流水線變體。這種方法的優(yōu)點(diǎn)在于可以快速構(gòu)建新的甚至不存在的內(nèi)核。

這種方法具有多種好處，包括：

單個(gè)庫模塊可以將微控制器建模為高性能處理器。

處理器庫具有研究單個(gè)集群、多核集群組、片上系統(tǒng)和完整系統(tǒng)（如 ECU、雷達(dá)或超級(jí)計(jì)算機(jī)）的仿真性能。

此方法提供了一個(gè)大型供應(yīng)商核心庫。

混合內(nèi)核與隨機(jī)內(nèi)核不同，具有運(yùn)行軟件跟蹤的能力。

擴(kuò)展庫具有所有連接和方法，使生成的內(nèi)核與緩存、動(dòng)態(tài)系統(tǒng)緩存、TileLink、AMBA AXI、NoC、DDR、LPDDR、GDDR、DMA 和網(wǎng)橋完全集成。

這些使用混合處理器的型號(hào)可用于選擇時(shí)鐘速度、緩沖區(qū)大小、寬度和容量，同時(shí)提供拓?fù)?、路由?a target="_blank">信號(hào)大小和設(shè)備連接。在電源方面，系統(tǒng)模型可以確定最佳電源狀態(tài)集和最佳電源管理算法。在這個(gè)早期階段分析功率可以深入了解配電、電池容量、充電系統(tǒng)和熱要求?；旌夏Ｐ偷臏?zhǔn)確性支持軟件性能調(diào)整以及調(diào)度程序和仲裁程序的選擇。

需要為性能生成所需的指標(biāo)包括延遲、吞吐量、緩沖區(qū)占用、命中率、管道停止、MIPS 和周期/指令。對(duì)平均和即時(shí)功率、能量耗散、每個(gè)任務(wù)和設(shè)備的功率以及能量管理算法的影響進(jìn)行真正的功率分析指標(biāo)。高級(jí)分析將涵蓋功能正確性、發(fā)生故障時(shí)的行為和服務(wù)質(zhì)量。

要在混合處理器中定義的屬性包括對(duì)執(zhí)行單元和延遲周期的 ISA 分配、浮點(diǎn)和整數(shù)單元數(shù)、每個(gè)群集的核心數(shù)、順序和無序的分布以及大/小內(nèi)核的數(shù)量。緩存配置可以涵蓋包含/排除、容量、關(guān)聯(lián)性、庫計(jì)數(shù)、暫存器的使用以及各種替換和寫入策略。對(duì)于互連，吞吐量要求、緩沖區(qū)占用、最有效的仲裁算法以及傳輸突發(fā)/閃爍大小。在內(nèi)存中，該模型可以測(cè)量帶寬、延遲和跟蹤、順序和隨機(jī)地址的打開/關(guān)閉頁。

在 SoC 級(jí)別，可以使用 DMA 與 TCP 傳輸、張量操作探索和拆分鎖定安排。必須測(cè)試系統(tǒng)是否跨集群的任務(wù)分區(qū)、內(nèi)存控制器調(diào)度、路由器數(shù)量和設(shè)備連接。隨著系統(tǒng)越來越接近客戶部署，可以擴(kuò)展相同的型號(hào)以集成多個(gè)處理器集成，最大限度地減少芯片到芯片的開銷，將應(yīng)用程序分發(fā)到處理器以及存儲(chǔ)策略。

架構(gòu)師可以從供應(yīng)商列表中進(jìn)行選擇，也可以在幾天內(nèi)創(chuàng)建一個(gè)新供應(yīng)商。一旦處理器內(nèi)核實(shí)例化，用戶可以連接其他半導(dǎo)體IP以形成完整的SoC。在短時(shí)間內(nèi)，用戶可以擁有一個(gè)多核多集群、基于 NoC 的 SoC，其中包含 GPU、TPU/AI 加速器、存儲(chǔ)器、顯示器控制器、以太網(wǎng)和其他接口。為了仿真此模型，IO由泊松分布和數(shù)據(jù)范圍生成的數(shù)據(jù)流觸發(fā)，處理器執(zhí)行軟件跟蹤以執(zhí)行仿真。多個(gè) SoC 可以通過相干的 PCIe 或 CXL 組合，也可以與高速以太網(wǎng)網(wǎng)絡(luò)或可靠的 OpenVPX 背板連接。

新的混合處理器對(duì)加載/存儲(chǔ)行為具有指令感知功能，按順序/無序執(zhí)行，支持多指令獲取和調(diào)度，支持每個(gè)管道階段的不同屬性，支持階段之間的流控制、任務(wù)問題的隊(duì)列、跳轉(zhuǎn)管道階段、管道和緩存之間的緩沖、可變讀寫寬度以及搶占支持?；旌戏椒梢詳U(kuò)展到 20 個(gè)執(zhí)行單元，類型分別為整數(shù)、浮點(diǎn)數(shù)、矢量、分支、加載和存儲(chǔ)。同時(shí)，每個(gè)執(zhí)行單元的流水線級(jí)數(shù)可以可變，最多可以定義 20 個(gè)。

混合處理器的所有這些新功能都支持使用緩存地址執(zhí)行軟件跟蹤。為了準(zhǔn)備在此處理器型號(hào)上執(zhí)行的軟件，全自動(dòng)系統(tǒng)會(huì)生成用于負(fù)載存儲(chǔ)的指令序列、指令高速緩存地址和數(shù)據(jù)高速緩存地址。架構(gòu)模型與流量和軟件執(zhí)行的結(jié)合提供了一個(gè)有效的平臺(tái)來測(cè)試內(nèi)核、緩存、互連和內(nèi)存的準(zhǔn)確性。該測(cè)試涵蓋了端到端設(shè)計(jì)的延遲和功耗，還測(cè)量了緩存命中率和內(nèi)存吞吐量。這種新的基準(zhǔn)測(cè)試方法向用戶灌輸了信心，并確保了高質(zhì)量的權(quán)衡分析。

新的混合處理器可供使用 ARM 或 RISC-V 內(nèi)核開發(fā)定制 SoC 的系統(tǒng)公司、集成多個(gè)非異構(gòu)主站、加速器、GPU 和其他處理單元的半導(dǎo)體公司以及實(shí)施新應(yīng)用程序和高級(jí) AI/ML 工作負(fù)載的 AI 公司使用。在所有市場(chǎng)中，系統(tǒng)和半導(dǎo)體的競(jìng)爭(zhēng)都非常激烈，新產(chǎn)品的時(shí)間表正在縮短。由于半導(dǎo)體短缺，公司必須更長(zhǎng)時(shí)間地使用現(xiàn)有的SoC，確定新的應(yīng)用，并支持現(xiàn)有設(shè)備上的更多功能。進(jìn)行廣泛的體系結(jié)構(gòu)覆蓋將提供實(shí)際性能和容量的詳細(xì)視圖，從而為將產(chǎn)品集成到其環(huán)境中的客戶提供有價(jià)值的見解。

混合處理器

的一個(gè)重要附帶好處是能夠運(yùn)行軟件并獲得目標(biāo)配置上軟件性能的準(zhǔn)確視圖。當(dāng)今的 SoC 配置非常復(fù)雜，在 FPGA 上運(yùn)行它會(huì)導(dǎo)致您錯(cuò)過一致性、數(shù)據(jù)分配、跨集群的工作負(fù)載分布以及數(shù)據(jù)路徑和緩存之間的復(fù)雜通信。軟件團(tuán)隊(duì)可及早了解在多核架構(gòu)上并發(fā)運(yùn)行一組軟件任務(wù)時(shí)的時(shí)序和功耗。

同樣，每個(gè)內(nèi)核都提供緩存層次結(jié)構(gòu)組織和與項(xiàng)目連接的變體，例如回寫、寬度、塊大小、預(yù)取條件、庫、關(guān)聯(lián)性、專用與系統(tǒng)等。然后是來自DDR，LPDDR，GDDR，HBM和商用內(nèi)存控制器中不同類型的調(diào)度程序的存儲(chǔ)器。最后，不同的互連選項(xiàng)：特定于供應(yīng)商的片上網(wǎng)絡(luò)、極小的 NoC、AMBA 變體和 Tilelink。為此，添加 DMA、網(wǎng)橋、中斷、動(dòng)態(tài)共享緩存單元、IO、以太網(wǎng)、CAN/CAN-FD 和 PCIe 以獲得完整的要求。

混合處理器是電子設(shè)計(jì)行業(yè)的一項(xiàng)重大創(chuàng)新。它為架構(gòu)師提供了更多功能，并使團(tuán)隊(duì)能夠在開發(fā)之前可視化系統(tǒng)行為。由于分析速度很快，因此可以實(shí)現(xiàn)真正的架構(gòu)覆蓋，并且可以涵蓋性能、功耗、服務(wù)質(zhì)量、效率、可靠性和功能正確性。通過添加軟件性能分析和調(diào)優(yōu)，所有系統(tǒng)團(tuán)隊(duì)都可以在同一環(huán)境中參與。隨著設(shè)計(jì)人員參與新應(yīng)用、小型工藝技術(shù)和不斷增長(zhǎng)的電源要求，混合處理器是未來的趨勢(shì)。

審核編輯：郭婷