簡介

經常使用RTL例如verilog進行數字邏輯設計的朋友，仿真一定是一個繞不開的話題。在一些標準的數字接口和協議上，使用仿真軟件例如modelsim或者vcs進行仿真后，得到的都是波形文件，使用相應的波形查看器查看數字信號的變化以確認協議邏輯設計的正確性，這點一般需要憑借個人豐富的經驗和對協議的充分理解才能保證。可謂是“人腦解碼器”，效率低下且很容易出錯。例如下圖中的串行發送數據不經解碼很難確認正確性。

市面上一些邏輯分析儀配套軟件例如DSview或是pulseview擁有龐大的數字協議解碼器庫，配合邏輯分析儀使用時能夠快速分析設計正確性，但這樣一般又都需要邏輯分析儀硬件設備以及數字邏輯設計的實現載體例如FPGA等，也很不方便。

經過研究，邏輯分析儀軟件例如pulseview能夠通過導入其他格式波形（例如vcd）文件，再對相應通道添加解碼器，即可實現仿真+解碼驗證的全套軟件實現流程，不需要借助硬件進行分析，并且也不需要靠人工去分析協議的正確性，十分方便。

例如上圖中的波形導出vcd文件后由pulseview軟件導入并添加串口解碼器后得到如下圖所示的結果，可以看到串口協議設計正確且發送的數據十分清晰被解碼出來。

軟件和波形文件格式

Pulseview是一款開源的邏輯分析儀軟件，具有十分漂亮的界面和強大的解碼庫，支持Windows，Linus，MacOS等多個平臺，可以通過導入波形文件進行解碼和分析，具體介紹可以查看官方Wiki。

VCD （Value Change Dump）是一個通用的格式。 VCD文件是IEEE1364標準(Verilog HDL語言標準)中定義的一種ASCII文件。它主要包含了頭信息，變量的預定義和變量值的變化信息。正是因為它包含了信號的變化信息，就相當于記錄了整個仿真的信息，我們可以用這個文件來再現仿真，也就能夠顯示波形。

本次的教程即通過邏輯分析儀配套軟件pulseview讀取vcd文件進行解碼。

使用過程

參考Verilog和Testbench設計源碼在github：

https://github.com/ITANGTANGI/verilog_decoder_pulseview

本次教程分為Windows端和Linux端兩個部分。

Windows平臺

軟件安裝

首先到官網

https://sigrok.org/wiki/Downloads

如下圖所示，根據電腦的配置下載Windows安裝包，已經使用過sigrok兼容的邏輯分析儀的話應該電腦中都有pulseview軟件了。

下載完成后雙擊安裝包，按照正常軟件安裝步驟正常安裝即可，沒有啥需要注意的。如下圖所示就是安裝按成了。

安裝完成后不會生成快捷方式，在“開始”菜單欄中找到如下圖所示的sigrok文件夾中pulseview打開或自行添加快捷方式即可。

至此軟件安裝完成。

vcd波形文件生成

因為VCD是 Verilog HDL語言標準的一部分，因此所有的verilog的仿真器都要能夠實現這個功能，也要允許用戶在verilog代碼中通過系統函數來dump VCD文件。我們可以通過Verilog HDL的系統函數dumpfile來生成波形，通過dumpvars的參數來規定我們抽取仿真中某些特定模塊和信號的數據。

基礎波形生成和導入顯示操作如下例代碼中添加的一個initial塊，里面使用dumpfile生成了waveform.vcd文件，并把clk_i和data_i信號添加進波形文件的變量中。

樣例代碼：

`timescale1ns/1ps

modulevitual_logic_decoder_tb;

//vitual_logic_analyzerParameters
parameterPERIOD=10;
parameterSAMP_CLK_FREQ=100_000_000;
parameterSAMP_CHANNELS=8;

//vitual_logic_analyzerInputs
regclk_i=0;
reg[SAMP_CHANNELS-1:0]data_i=0;

//vitual_logic_analyzerOutputs

initialbegin
$dumpfile("waveform.vcd");
$dumpvars(0,vitual_logic_decoder_tb.clk_i,vitual_logic_decoder_tb.data_i);
end

//dumpfsbl
initialbegin
$fsdbDumpfile("waveform.fsdb");
$fsdbDumpvars(0);
end

//Clockgenerate
initial
begin
forever#(PERIOD/2)clk_i=~clk_i;
end

always@(posedgeclk_i)begin
data_i<=?data_i?+?8'd1;
end

//operations
initial
begin
#6000
$finish;
end

endmodule