可重構計算芯片（Reconfigurable Computing Chip）是基于可重構計算架構設計的芯片。可重構計算是一種時空二維編程的并行計算模式。與之相對，傳統的通用處理器是時域編程的計算模式，FPGA是空域編程的計算模式。可重構計算芯片是集成電路領域的顛覆性技術，具有廣泛適用性。

所謂可重構計算是指在配置信息的控制下，利用系統中的可編程計算資源，根據應用的需要構造出最適配的計算架構，達到或接近專用集成電路的高性能。可重構計算的本質是通過多次重新配置可編程計算資源的功能和互連，使系統兼具高性能、低功耗、易維護、低成本等多種優良特性。

可重構計算芯片硬件架構由可重構數據通路（Reconfigurable Datapath,RCD）和可重構控制器（Reconfigurable Controller,RCC）兩部分組成，如圖5-101所示。其中可重構數據通路負責數據流的并行處理，可重構控制器負責配置信息管理和任務映射調度。在可重構數據通路負責數據流的并行處理，可重構控制器負責配置信息管理和任務映射調度。在可重構計算系統中，數據通路可通過調用或修改配置信息被動態重配，這樣既保留了用定制電路（硬件方法）實現計算的性能，又具有用處理器方法（軟件方法）實現計算的靈活性。

可重構計算芯片的配置策略可分為靜態重構和動態重構。靜態重構只能在可重構計算芯片的數據通路進行計算之前對其進行功能重構。靜態重構只能在可重構計算芯片的數據通路進行計算之前對其進行對過大而無法對數據通路進行功能重構。最典型的具有靜態重構特征的可重構計算芯片是FPGA。FPGA的常見工作方式是系統上電時從片外存儲器中加載配置信息進行功能重構。FPGA配置信息的規模一般很大，重構過程通常會持續幾十至幾百毫秒甚至多大幾秒的時間。等功能重構完成之后，FPGA才能進行相應的計算。

在計算過程中，FPGA的功能無法再被重構。如需重構，一定要首先中斷FPGA當前正在進行的計算任務。因為是單比特編程器件（細粒度可重構計算芯片），所以FPGA的靈活性非常高，在不考慮容量的前提下幾乎可以實現任何形式的數字邏輯。這也是FPGA能夠在商業上獲得極大成功的重要原因之一。然而，細粒度給FPGA帶來了海量的配置信息，重構的時間代價和功耗代價就變得非常大。而典型的動態可重構芯片的重構時間一般在幾納秒到幾十納秒的范圍。

由于功能重構的時間代價相對較小，可重構計算芯片的數據通路在計算過程中也能夠進行功能重構的特性被稱為動態重構。最典型的具有動態重構特性的可重構計算芯片是粗粒度可重構陣列（Coarse-Grained Reconfigurable Architecture, CGRA）。CGRA的常見工作方式是：在CGRA完成某個既定的計算任務之后，迅速對其加載新的配置比特流進行功能重構。重構過程通常僅會持續幾個到幾百個時鐘周期。等功能重構完成之后，CGRA再繼續執行該新配置的計算任務。

可重構計算芯片區別于其他電路實現形式的一大特點就是需要對數據通路進行配置，配置完成后它就像ASIC電路一樣以較高的性能實現指定的功能。如圖5-102所示，可重構數據通路通過配置加載器從外部加載配置，這部分構成了可重構數據通路的配置部分。縮短可重構數據通路通過配置加載器從外部加載配置，這部分構成了可重構數據通路的配置部分。縮短可重構數據通路的配置時間是十分重要的，這樣可以很快地完成不同配置之間的切換，提高電路的實時響應能力。

常用的縮短配置時間的方式有兩種：一是提高數據通路的粒度以減少配置信息的總量，配置時間相應減少；二是通過層次化的配置結構減少從數據通路外部輸入的配置信息數量，并且實現對配置信息存儲在不同的存儲器中，而且每一層配置信息中都含有要使用的下一層配置信息的列表，這樣逐層地調出配置信息，而不用一次性從外部將大量配置信息全部輸入，從而提高了配置速度。此外，由于較高層次的配置信息只含有底層配置信息的列表，底層的配置信息會被不同的列表多次重復使用，從而達到了減少配置信息總量的目的。

可重構數據通路在配置時，層次化的配置結構被一層一層打開，最終每個數據通路單元將得到自己的配置信息并完成配置。數據通路控制模塊通過解析配置信息控制每個計算單元的運算、數據的輸入/輸出、配置信息的加載時間等，從而實現對整個可重構數據通路的調度。

近年來，可重構計算技術已成為集成電路研究的新熱點。可重構計算芯片具備硬件隨軟件變化而變化、軟硬件雙編程的特點，突破了傳統的基于硬件進行軟件編程的計算模式，實現了“電路跟隨算法變，架構跟隨應用變“的高能效動態可重構計算技術。

審核編輯 ：李倩