隨著物聯(lián)網(wǎng)時(shí)代的到來(lái)，人類的生存環(huán)境即將被智能電子產(chǎn)品包圍，生活也將更加的便利，作為絕大多數(shù)電子產(chǎn)品核心組件的芯片，地位也越來(lái)越高，已成為大國(guó)之間展開較量的新戰(zhàn)場(chǎng)。

芯片被譽(yù)為現(xiàn)代工業(yè)的糧食，體積雖然之后指甲蓋大小，卻隨著制程工藝的更新迭代，已經(jīng)能夠集成幾百億個(gè)晶體管，性能有了質(zhì)的提升。

各國(guó)頂級(jí)半導(dǎo)體科學(xué)家在2021年召開的“IEEE國(guó)際芯片導(dǎo)線技術(shù)會(huì)議”經(jīng)過(guò)長(zhǎng)時(shí)間的交流，終于確定了延續(xù)未來(lái)摩爾定律的異質(zhì)整合方法，采用通孔混合異端金屬布線、半鑲嵌制程、零通孔結(jié)構(gòu)方案，解決因硅基晶體管數(shù)量增多而產(chǎn)生的布線擁塞、訊號(hào)遲緩等問(wèn)題，并將導(dǎo)電性、導(dǎo)熱性更好的石墨烯定為2nm及以下制程工藝芯片的關(guān)鍵材料。

臺(tái)積電將在2nm節(jié)點(diǎn)使用全新的nanosheet/nanowire（納米片/納米線）晶體管結(jié)構(gòu)取代目前主流的FinFET工藝。

用一個(gè)簡(jiǎn)單的例子來(lái)描述新結(jié)構(gòu)：在最早的Planar工藝下，半導(dǎo)體材料如同一張2D平面的白紙；到了FinFET時(shí)代，這張白紙被折成了3D的鰭（Fin）狀，縮小了閘長(zhǎng)。而如今為了放下更多晶體管，半導(dǎo)體材料像積木一樣被堆疊起來(lái)，就如同高樓大廈一樣立體，最終可以容下更多晶體管。

除了解決晶體管密度問(wèn)題以外，新工藝另一個(gè)目的是為了解決高溫以及漏電（leakage）現(xiàn)象。

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審核編輯 ：李倩