近日獲悉，華為日前又公開了2項芯片相關的發明專利。“一種多芯片堆疊封裝及制作方法”和“芯片堆疊封裝結構及其封裝方法、電子設備”。。。

華為此前4月5日公開“一種芯片堆疊封裝及終端設備”專利引起了廣泛關注，也透露了其從2019年就對芯片堆疊技術進行布局。近日，華為又公開了2項芯片相關的發明專利。

國際電子商情9日國家知識產權局網站查詢發現，華為公開了申請的2項芯片相關專利——“一種多芯片堆疊封裝及制作方法”和“芯片堆疊封裝結構及其封裝方法、電子設備”，申請公布號分別為CN114450785A和CN114450786A。

圖源：國家知識產權局網站（下同）

“一種多芯片堆疊封裝及制作方法”

據公開的專利摘要顯示，該專利涉及芯片技術領域，不僅能夠解決多芯片的應力集中問題，還能夠以進行更多層芯片的堆疊。

“芯片堆疊封裝結構及其封裝方法、電子設備”

專利摘要顯示，該專利為一種芯片堆疊封裝結構（100）及其封裝方法、電子設備（1），涉及電子技術領域，用于解決如何將多個副芯片堆疊單元（30）可靠的鍵合在同一主芯片堆疊單元（10）上的問題。

布局造芯已久

雖然本次公開的兩項專利與4月5日公開專利申請時間均為2019年，但早在2012年，華為便向國家知識產權局申請了一項名為“芯片堆疊封裝結構”的發明專利。這意味著，華為對芯片堆疊封裝的研究在2012年甚至更早的時間就已開始。而華為官方首次公開確認芯片堆疊技術則是在今年3月28日舉行的華為2021年年報發布會上。華為輪值董事長郭平當時表示，未來華為可能會采用多核結構的芯片設計方案，以提升芯片性能，同時采用面積換性能，用堆疊換性能，使得不那么先進的工藝也能持續讓華為在未來的產品里面，能夠具有競爭力。

關于芯片堆疊技術：1＋1不一定等于2！

國際電子商情了解到，堆疊技術也可以叫做3D堆疊技術，是利用堆疊技術或通過互連和其他微加工技術在芯片或結構的Z軸方向上形成三維集成，信號連接以及晶圓級，芯片級和硅蓋封裝具有不同的功能，針對包裝和可靠性技術的三維堆疊處理技術。

該技術用于微系統集成，是在片上系統（SOC）和多芯片模塊（MCM）之后開發的先進的系統級封裝制造技術。 在傳統的SiP封裝系統中，任何芯片堆棧都可以稱為3D，因為在Z軸上功能和信號都有擴展，無論堆棧位于IC內部還是外部。

目前，3D芯片技術的類別包括：基于芯片堆疊的3D技術，基于有源TSV的3D技術，基于無源TSV的3D技術，以及基于芯片制造的3D技術。目前臺積電、英特爾、三星等國際半導體廠商都開發了自己的3D芯片封裝技術。