MyHDL“用python設計電路”
寫代碼：
下面的myhdl代碼寫了一個模塊top，里面有兩個計數器：cnt1從0計到9，當cnt1＝9時，cnt2從0計到4。
從上面的代碼可以看到其實與verilog非常接近，只是復位和時鐘在python裝飾器always和always＿seq里實現了。另一個特殊點是，給一個信號賦值需要用xxx．next，這樣就描述了DFF的功能，賦的值下一個時鐘生效。
轉Verilog：
我們用下面的方法來把myhdl轉成verilog：
直接上效果，不解釋了，大家自己看：
寫驗證環境，仿真：
與Verilog的驗證環境沒有太大區別，實例化、編寫時鐘、復位等激勵，設置dump波形，仿真時間等。
看波形：
運行后目錄下產生testbench．vcd。用Verdi打開如下圖：
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