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實際案例解析示波器在LCD液晶屏驅動測試中的應用

AGk5_ZLG_zhiyua ? 來源:ZLG致遠電子 ? 作者:ZLG致遠電子 ? 2021-04-26 11:48 ? 次閱讀
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調試液晶屏顯示異常時,需要通過異常現象反復修改驅動參數,過程相當繁瑣。使用ZDS4054 Plus長存儲示波器,捕獲完整驅動時序,使調整液晶屏驅動參數變得簡單快捷!

液晶屏幕使用多屏拼接時,容易出現顯示圖像重復、錯位等幀同步異常,以往需要根據異常現象進行逆向推導,反復調試修改驅動器參數,這種方式費時費力。使用長存儲示波器,可一次捕獲完整驅動時序,調試LCD控制器再也不燒腦,下文通過實際案例解析ZDS4054Plus在LCD液晶屏驅動測試中的應用。

LCD控制器、驅動器工作原理

要使LCD的顯示文字或圖像,需要通過LCD控制器輸出RGB數據給LCD驅動器,LCD驅動器就把數據放到緩存中,然后以60幀/秒的速度刷新LCD屏顯示。

LCD控制器器通過行信號和列信號的不同組合,實現對每個像素進行控制,這種行掃描(HYNC)信號周期很短(高達40kHz-100kHz),使屏幕上能夠顯示穩定的圖像。

LCD控制器信號時序及工作原理如下:

cfcb37ac-a4a8-11eb-aece-12bb97331649.png

圖1 TFT顯示屏驅動時序圖

VSYNC:幀同步信號,表示掃描1幀的開始,一幀也就是LCD顯示的一個畫面;

HSYNC:行同步信號,表示掃描1行的開始;

VCLK:像素時鐘信號,每個脈沖填充1個像素點;

VDEN:數據使能信號,高電平時,填充數據有效;

VD[23:0]:LCD像素數據輸出端口

LEND:行結束信號。

以一個1024X768像素的LCD屏為例,完整顯示一屏圖像的信號,必須包含1個VSYNC周期、768個有效HSYNC周期,每個VDEN高電平包含1024個像素時鐘信號。顯示出現問題可通過幀同步信號、行同步信號的頻率、占空比、延時、每個VSYNC周期包含的HSYNC周期數、VDEN周期包含的VSCLK周期數進行排查。

使用ZDS4054Plus示波器解決LCD顯示異常實例

1、圖片疊加、重復

現象:LCD顯示上大范圍的圖像出現錯位、疊加或者重復。

成因:出現這種情況一般不會是行同步或者場同步信號的延時引起的,基本可以排除這方面的影響。可以檢查是否存在時序或者時鐘頻率上存在差異引起的。

解決方法:碰見這種情況首先應該做的就是先仔細計算DMA傳輸參數,精確適配行場信號。

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圖2 圖像疊加、重復時序分析

如示波器截圖所示,各通道對應信號依次為VCLK、VSYNC、VHSYNC、VDEN信號,分析步驟如下:

1)由于一幀完整的信號時間通常達到30ms以上,示波器需要調到10ms/div的時基,而VCLK信號頻率通常高達48-96MHz,采樣率至少得保持500Ms/s,才能對時序進行分析,此時普通示波器無法完整捕獲波形。

2)ZDS4054Plus在10ms/div的時基下,依然能夠保持1Gs/s采樣率,可完美還原波形,配合每通道標配的硬件頻率計,可分析各信號頻率是否存在異常。

2、圖像錯位

現象:LCD顯示在水平方向發生位移,或者在上面或底部有一條幾個像素的彩色、白色或黑色條紋。

成因:一般來說,出現這種情況和幀同步、行同步信號有關,如果是常態異常,可能是初始化參數設置不對,若是偶發異常可能是工作過程中,幀同步、行同步信號收到干擾。

解決方法:檢查LCD控制器的行同步與場同步信號的寬度、前后延時、極性的匹配。

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圖3 圖像錯位時序分析

如示波器截圖所示,各通道對應信號依次為VCLK、VSYNC、VHSYNC、VDEN信號,分析步驟如下:

1) 通過全屏測量統計,分析各信號正負脈沖寬度,若VSYNC、VHSYNC脈寬存在異常值,可判斷為干擾信號引起的顯示異常。

2) 若脈寬正常時,可通過區間測量統計計算周期數,分析各個大小周期信號直接的相互包含關系,檢查時序參數。3) 通過縮放模式以及光標測量,分析各時序信號之間的延時。
編輯:lyn

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原文標題:巧用示波器,一步解決液晶屏驅動時序調試難題

文章出處:【微信號:ZLG_zhiyuan,微信公眾號:ZLG致遠電子】歡迎添加關注!文章轉載請注明出處。

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