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為什么要阻抗匹配？

在高速數字電路系統中，電路數據傳輸線上阻抗如果不匹配會引起數據信號反射，造成過沖、下沖和振鈴等信號畸變，當然信號沿傳輸線傳播過程當中，如果傳輸線上各處具有一致的信號傳播速度，并且單位長度上的電容也一樣，那么信號在傳播過程中總是看到完全一致的瞬間阻抗。由于在整個傳輸線上阻抗維持恒定不變，我們給出一個特定的名稱，來表示特定的傳輸線的這種特征或者是特性，稱之為該傳輸線的特征阻抗。

特征阻抗是指信號沿傳輸線傳播時，信號感受的瞬間阻抗的值。特征阻抗主要參數與PCB導線所在的板層、PCB所用的材質（介電常數）、走線寬度、導線與平面的距離等因素有關，與走線長度無關。特征阻抗可以使用軟件計算。高速PCB布線中，一般把數字信號的走線阻抗設計為50歐姆，這是個大約的數字。一般規定同軸電纜基帶50歐姆，頻帶75歐姆，對絞線（差分）為100歐姆。

而減小反射的方法是根據傳輸線的特性阻抗在其發送端串聯端接使源阻抗與傳輸線阻抗匹配或者在接收端并聯端接使負載阻抗與傳輸線阻抗匹配，從而使源反射系數或者負載反射系數為零。常用的端接方式為：串聯端接、簡單的并聯端接、戴維寧端接、RC網絡端接等。

下面我們將分別對這幾種端接方式進行分析。

01串聯端接

串聯端接

在信號源端阻抗低于傳輸線特征阻抗的條件下，在信號的源端和傳輸線之間串接一個電阻R，使源端的輸出阻抗與傳輸線的特征阻抗相匹配，抑制從負載端反射回來的信號發生再次反射。

匹配電阻選擇原則：匹配電阻值與驅動器的輸出阻抗之和等于傳輸線的特征阻抗。常見的CMOS和TTL驅動器，其輸出阻抗會隨信號的電平大小變化而變化。因此，對TTL或CMOS電路來說，不可能有十分正確的匹配電阻，只能折中考慮。鏈狀拓撲結構的信號網路不適合使用串聯終端匹配，所有的負載必須接到傳輸線的末端。

串聯匹配是最常用的終端匹配方法。它的優點是功耗小，不會給驅動器帶來額外的直流負載，也不會在信號和地之間引入額外的阻抗，而且只需要一個電阻元件。

常見應用：一般的CMOS、TTL電路的阻抗匹配。USB信號也采樣這種方法做阻抗匹配。

02簡單的并聯端接

并聯端接

在信號源端阻抗很小的情況下，通過增加并聯電阻使負載端輸入阻抗與傳輸線的特征阻抗相匹配，達到消除負載端反射的目的。實現形式分為單電阻和雙電阻兩種形式。

匹配電阻選擇原則：在芯片的輸入阻抗很高的情況下，對單電阻形式來說，負載端的并聯電阻值必須與傳輸線的特征阻抗相近或相等；對雙電阻形式來說，每個并聯電阻值為傳輸線特征阻抗的兩倍。

并聯終端匹配優點是簡單易行，顯而易見的缺點是會帶來直流功耗：單電阻方式的直流功耗與信號的占空比緊密相關；雙電阻方式則無論信號是高電平還是低電平都有直流功耗，但電流比單電阻方式少一半。

常見應用：以高速信號應用較多。

（1）DDR、DDR2等SSTL驅動器。采用單電阻形式，并聯到VTT（一般為IOVDD的一半）。其中DDR2數據信號的并聯匹配電阻是內置在芯片中的。

（2）TMDS等高速串行數據接口。采用單電阻形式，在接收設備端并聯到IOVDD，單端阻抗為50歐姆（差分對間為100歐姆）。

03戴維寧端接

戴維寧端接

上拉端接會拉高低電平，下拉端接會降低高電平，這兩種端接方式雖然都可以抑制過沖和振鈴，但同時也會減小信號裕量，如果使用不當還會造成信號電平的誤觸發。戴維南端接方式既可以抑制過沖，又沒有這些缺陷。

常見應用：以DDR2地址、控制命令等信號。

以上三終端接比較

戴維南端接優勢更大

缺點就是在邏輯高和邏輯低狀態下，都有直流功耗，所以該端接方式功耗較大，同時所用器件較多，容易造成PCB布線緊張。

04RC端接

戴維南端接在電路沒有工作的時候，上拉電阻和下拉電阻上依然會有電流，這樣會增加電路的功率消耗。為了解決這個問題，RC端接被派上了用場。有些地方也叫AC端接，其實就是在并聯端接的基礎上增加了一個電容，電容一般采用0.1uF多層陶瓷電容，由于電容通低頻阻高頻的作用，因此電阻不是驅動源的直流負載，故這種端接方式無任何直流功耗，交流功耗也非常小，該端接主要用于時鐘電路。