一：這板子的 PCB 設(shè)計(jì)要求不高，就用細(xì)一點(diǎn)的線，自動(dòng)布吧

點(diǎn)評(píng)：自動(dòng)布線必然要占用更大的 PCB 面積，同時(shí)產(chǎn)生比手動(dòng)布線多好多倍的過(guò)孔，在批量很大的產(chǎn)品中，PCB 廠家降價(jià)所考慮的因素除了商務(wù)因素外，就是線寬和過(guò)孔數(shù)量，它們分別影響到 PCB 的成品率和鉆頭的消耗數(shù)量，節(jié)約了供應(yīng)商的成本，也就給降價(jià)找到了理由。

二：這些總線信號(hào)都用電阻拉一下，感覺(jué)放心些。

點(diǎn)評(píng)：信號(hào)需要上下拉的原因很多，但也不是個(gè)個(gè)都要拉。上下拉電阻拉一個(gè)單純的輸入信號(hào)，電流也就幾十微安以下，但拉一個(gè)被驅(qū)動(dòng)了的信號(hào)，其電流將達(dá)毫安級(jí)，現(xiàn)在的系統(tǒng)常常是地址數(shù)據(jù)各 32 位，可能還有 244/245 隔離后的總線及其它信號(hào)，都上拉的話，幾瓦的功耗就耗在這些電阻上了。

三：CPU 和 FPGA 的這些不用的 I/O 口怎么處理呢?先讓它空著吧，以后再說(shuō)。

點(diǎn)評(píng)：不用的 I/O 口如果懸空的話，受外界的一點(diǎn)點(diǎn)干擾就可能成為反復(fù)振蕩的輸入信號(hào)了，而 MOS 器件的功耗基本取決于門(mén)電路的翻轉(zhuǎn)次數(shù)。如果把它上拉的話，每個(gè)引腳也會(huì)有微安級(jí)的電流，所以最好的辦法是設(shè)成輸出(當(dāng)然外面不能接其它有驅(qū)動(dòng)的信號(hào))

四：這款 FPGA 還剩這么多門(mén)用不完，可盡情發(fā)揮吧

點(diǎn)評(píng)：FGPA 的功耗與被使用的觸發(fā)器數(shù)量及其翻轉(zhuǎn)次數(shù)成正比，所以同一型號(hào)的 FPGA 在不同電路不同時(shí)刻的功耗可能相差 100 倍。盡量減少高速翻轉(zhuǎn)的觸發(fā)器數(shù)量是降低 FPGA 功耗的根本方法。

五：這些小芯片的功耗都很低，不用考慮

點(diǎn)評(píng)：對(duì)于內(nèi)部不太復(fù)雜的芯片功耗是很難確定的，它主要由引腳上的電流確定，一個(gè) ABT16244，沒(méi)有負(fù)載的話耗電大概不到 1 毫安，但它的指標(biāo)是每個(gè)腳可驅(qū)動(dòng) 60 毫安的負(fù)載(如匹配幾十歐姆的電阻)，即滿(mǎn)負(fù)荷的功耗最大可達(dá) 60*16=960mA，當(dāng)然只是電源電流這么大，熱量都落到負(fù)載身上了。

六：存儲(chǔ)器有這么多控制信號(hào)，我這塊板子只需要用 OE 和 WE 信號(hào)就可以了，片選就接地吧，這樣讀操作時(shí)數(shù)據(jù)出來(lái)得快多了。

點(diǎn)評(píng)：大部分存儲(chǔ)器的功耗在片選有效時(shí)(不論 OE 和 WE 如何)將比片選無(wú)效時(shí)大 100 倍以上，所以應(yīng)盡可能使用 CS 來(lái)控制芯片，并且在滿(mǎn)足其它要求的情況下盡可能縮短片選脈沖的寬度。

七：這些信號(hào)怎么都有過(guò)沖啊?只要匹配得好，就可消除了

點(diǎn)評(píng)：除了少數(shù)特定信號(hào)外(如 100BASE-T、CML)，都是有過(guò)沖的，只要不是很大，并不一定都需要匹配，即使匹配也并非要匹配得最好。象 TTL 的輸出阻抗不到 50 歐姆，有的甚至 20 歐姆，如果也用這么大的匹配電阻的話，那電流就非常大了，功耗是無(wú)法接受的，另外信號(hào)幅度也將小得不能用，再說(shuō)一般信號(hào)在輸出高電平和輸出低電平時(shí)的輸出阻抗并不相同，也沒(méi)辦法做到完全匹配。所以對(duì) TTL、LVDS、422 等信號(hào)的匹配只要做到過(guò)沖可以接受即可。

八：降低功耗都是硬件人員的事，與軟件沒(méi)關(guān)系 .

點(diǎn)評(píng)：硬件只是搭個(gè)舞臺(tái)，唱戲的卻是軟件，總線上幾乎每一個(gè)芯片的訪問(wèn)、每一個(gè)信號(hào)的翻轉(zhuǎn)差不多都由軟件控制的，如果軟件能減少外存的訪問(wèn)次數(shù)(多使用寄存器變量、多使用內(nèi)部 CACHE 等)、及時(shí)響應(yīng)中斷(中斷往往是低電平有效并帶有上拉電阻)及其它爭(zhēng)對(duì)具體單板的特定措施都將對(duì)降低功耗作出很大的貢獻(xiàn)。

九：CPU 用大一點(diǎn)的 CACHE，就應(yīng)該快了

點(diǎn)評(píng)：CACHE 的增大，并不一定就導(dǎo)致系統(tǒng)性能的提高，在某些情況下關(guān)閉 CACHE 反而比使用 CACHE 還快。原因是搬到 CACHE 中的數(shù)據(jù)必須得到多次重復(fù)使用才會(huì)提高系統(tǒng)效率。所以在通信系統(tǒng)中一般只打開(kāi)指令 CACHE，數(shù)據(jù) CACHE 即使打開(kāi)也只局限在部分存儲(chǔ)空間，如堆棧部分。同時(shí)也要求程序設(shè)計(jì)要兼顧 CACHE 的容量及塊大小，這涉及到關(guān)鍵代碼循環(huán)體的長(zhǎng)度及跳轉(zhuǎn)范圍，如果一個(gè)循環(huán)剛好比 CACHE 大那么一點(diǎn)點(diǎn)，又在反復(fù)循環(huán)的話，那就慘了。

十：存儲(chǔ)器接口的時(shí)序都是廠家默認(rèn)的配置，不用修改的

點(diǎn)評(píng)：BSP 對(duì)存儲(chǔ)器接口設(shè)置的默認(rèn)值都是按最保守的參數(shù)設(shè)置的，在實(shí)際應(yīng)用中應(yīng)結(jié)合總線工作頻率和等待周期等參數(shù)進(jìn)行合理調(diào)配。有時(shí)把頻率降低反而可提高效率，如 RAM 的存取周期是 70ns，總線頻率為 40M 時(shí)，設(shè) 3 個(gè)周期的存取時(shí)間，即 75ns 即可;若總線頻率為 50M 時(shí)，必須設(shè)為 4 個(gè)周期，實(shí)際存取時(shí)間卻放慢到了 80ns。

十一：這個(gè) CPU 帶有 DMA 模塊，用它來(lái)搬數(shù)據(jù)肯定快

點(diǎn)評(píng)：真正的 DMA 是由硬件搶占總線后同時(shí)啟動(dòng)兩端設(shè)備，在一個(gè)周期內(nèi)這邊讀，那邊寫(xiě)。但很多嵌入 CPU 內(nèi)的 DMA 只是模擬而已，啟動(dòng)每一次 DMA 之前要做不少準(zhǔn)備工作(設(shè)起始地址和長(zhǎng)度等)，在傳輸時(shí)往往是先讀到芯片內(nèi)暫存，然后再寫(xiě)出去，即搬一次數(shù)據(jù)需兩個(gè)時(shí)鐘周期，比軟件來(lái)搬要快一些(不需要取指令，沒(méi)有循環(huán)跳轉(zhuǎn)等額外工作)，但如果一次只搬幾個(gè)字節(jié)，還要做一堆準(zhǔn)備工作，一般還涉及函數(shù)調(diào)用，效率并不高。所以這種 DMA 只對(duì)大數(shù)據(jù)塊才適用。

十二：100M 的數(shù)據(jù)總線應(yīng)該算高頻信號(hào)，至于這個(gè)時(shí)鐘信號(hào)頻率才 8K，問(wèn)題不大。

點(diǎn)評(píng)：數(shù)據(jù)總線的值一般是由控制信號(hào)或時(shí)鐘信號(hào)的某個(gè)邊沿來(lái)采樣的，只要針對(duì)這個(gè)邊沿保持足夠的建立時(shí)間和保持時(shí)間即可，此范圍之外有干擾也罷過(guò)沖也罷都不會(huì)有多大影響(當(dāng)然過(guò)沖最好不要超過(guò)芯片所能承受的最大電壓值)，但時(shí)鐘信號(hào)不管頻率多低(其實(shí)頻譜范圍是很寬的)，它的邊沿才是關(guān)鍵的，必須保證其單調(diào)性，并且跳變時(shí)間需在一定范圍內(nèi)。

十三：既然是數(shù)字信號(hào)，邊沿當(dāng)然是越陡越好

點(diǎn)評(píng)：邊沿越陡，其頻譜范圍就越寬，高頻部分的能量就越大;頻率越高的信號(hào)就越容易輻射(如微波電臺(tái)可做成手機(jī)，而長(zhǎng)波電臺(tái)很多國(guó)家都做不出來(lái))，也就越容易干擾別的信號(hào)，而自身在導(dǎo)線上的傳輸質(zhì)量卻變得越差，因此能用低速芯片的盡量使用低速芯片。

十四：信號(hào)匹配真麻煩，如何才能匹配好呢?

點(diǎn)評(píng)：總的原則是當(dāng)信號(hào)在導(dǎo)線上的傳輸時(shí)間超過(guò)其跳變時(shí)間時(shí)，信號(hào)的反射問(wèn)題才顯得重要。信號(hào)產(chǎn)生反射的原因是線路阻抗的不均勻造成的，匹配的目的就是為了使驅(qū)動(dòng)端、負(fù)載端及傳輸線的阻抗變得接近，但能否匹配得好，與信號(hào)線在 PCB 上的拓?fù)浣Y(jié)構(gòu)也有很大關(guān)系，傳輸線上的一條分支、一個(gè)過(guò)孔、一個(gè)拐角、一個(gè)接插件、不同位置與地線距離的改變等都將使阻抗產(chǎn)生變化，而且這些因素將使反射波形變得異常復(fù)雜，很難匹配，因此高速信號(hào)僅使用點(diǎn)到點(diǎn)的方式，盡可能地減少過(guò)孔、拐角等問(wèn)題。

審核編輯黃昊宇