來源：高速先生

問答

大家有沒有類似你們認為非常規的DDR設計經歷呢？

謝謝各位網友的回答，下面是高速先生的觀點：

1，首先很多網友問到是怎么做到的，其實大家可以回顧下這篇文章的一些PCB設計截圖，大家能看到走T拓撲的話最關鍵的是等長，每一段并聯的分支做到等長（當然在這個基礎上能夠盡量短就最好了）是很重要的，另外還需要依托芯片的能力，有足夠多的驅動可以選擇，我們選擇一個適中的驅動，就能讓顆粒接收的波形過沖減小，保證信號質量。這是fly-by拓撲在沒有端接電阻的情況下做不到的，因為fly-by拓撲在前面顆粒處一定會有分支，而且帶的顆粒越多，分支越長，如果沒有端接，就沒法避免后面分支對前面顆粒的反射，因此信號質量很難做好；

2，然后就是問大家有沒有遇到類似的非常規設計了，高速先生在這里大概列舉幾種我們認為的非常規設計，首先是本例子的去掉端接的情況，還有像拖的顆粒很多的情況，例如9個顆粒及以上；還有是遇到雙die的顆粒，也就是一個顆粒芯片封裝在兩個die，地址控制信號也是1拖2的情況；還有是在雙面板或者4層板去完成DDR設計的情況，一般這種情況阻抗都不一定能控制到，也是非常規的設計。如果大家遇到這些自己把握不了的設計時，可以和我們溝通下哈，或許我們能給你們一些有用的建議哈。

（以下內容選自部分網友答題）

沒有畫過非常規設計的DDR板。1.記得以前面試一家電子廠，被問到用兩層板畫DDR2一拖二的問題。想到平時在T型等長、線寬線距、電源處理方面被“嚴格”訓練，面露難色，回答沒有畫過，建議增加為四層板。領導說，簡單的兩層板都畫不好，復雜的四層板你能行嗎。2.后來DDR3畫習慣了，冷不丁一個小插曲被高傲的眼睛給忽略了，把手坑到鼠標上移動幾天，把屁股坑到椅子上幾天不能移動。又一個1拖4的畫圖任務，趕緊開工，Flyby一個串一個，等長繞好。自查、同事互查沒有問題，下發打樣，坐等好結果。誰知等來的是調試失敗的消息，和硬漢排查問題，才知道顆粒是DDR2，不能用Flyby走線。

@ 山水江南

評分：3分

一般有提供DEMO板或芯片手冊時，我們按照DEMO板或是芯片手冊的要求來做。但有時候可能由于各種理由也不是絕對執行，這就與你的應用場景有關，如某些芯片手冊需要獨立分割，這樣設計風險小，準確性高。而實際應用肯定會有違反規則的情況，只要能滿足它的抗干擾或輻射的情況，我們需要做一個權衡。這也算非常規操作，但不推薦。呵呵

@ 桿

評分：3分

DDR4我們公司只用過瑞薩平臺的，里面的阻抗都是非常規。單端不是50歐姆，差分這不是100歐姆。我們領導直接說，用demo的疊層，copy demo的走線。出問題就找fae，讓他們負責。

@ Ben

評分：3分

我們公司產品太多，很多平臺要復用，所以我們的ddr模塊走線都是統一的，不會因為疊層變化而變化。（領導說，保證好時序，其他問題不大）。這樣設計更快更方便，通過odt來調整信號質量就行。領導說都是“正確的”，呵呵噠

@ 歐陽

評分：3分

以前ddr3少于等于4片的都可以去掉vtt端接的， 走T。ddr4還是要仿真下的。

@ 劉浩

評分：2分

端接采用上下拉電阻，電阻為阻抗的2倍，電阻中間正好為vtt，上下拉后正好為匹配阻抗，還省了電源，只是多了一倍的電阻，不知道功耗是否增加了

@ fanyujie

評分：2分

控制器到顆粒之間的走線加粗，阻抗變小，顆粒之間的走線變細，同時顆粒之間的走線繞線變長

@ Alan

評分：2分