設計自動化大會的小組討論吸引了來自全球最大的EDA用戶的一些代表，談論的重點常常轉向工藝可變性的影響，但是，設計成本、芯片密度和電源管理也引起了代表們的高度關注。

在題為“IC納米競賽”的討論中，主持人、Mentor Graphics的主席兼首席執行官Wally Rhines，要求與會者描述“電子行業所面臨的最重要問題”，包括來自ST、英特爾、TI、三星和TSMC的小組代表開始了討論。

“我最大的擔心是65nm、45nm、32nm工藝節點的可變性問題，”三星電子的副總裁Ho-Kyu Kang說，“關鍵設計規則每隔一年就收縮30%，但是，可變性卻沒有按照相同的規則收縮，所以，隨著設計規則的收縮，可變性就越來越大。”ST公司預測在45nm以下節點會出現設計工具解決方案的“青黃不接”的局面，ST公司中央CAD副總裁Philippe Magarshack說：“我們一方面要解決受限設計規則（RDR）的問題，另一方面，要尋求各種辦法預測系統的可變性，并在設計中加以解決，而不是僅僅留出設計余量。”

在先進的工藝節點，Magarshack補充說，模擬和RF設計將更具有挑戰性；較低的器件工作電壓會引起對功率的擔憂；而復雜性將增長。他說，所需要的是通過聚集包括系統級設計、硬件/軟件協同驗證和虛擬原型的一個“生態系統”，來減輕設計的復雜性。

根據TI公司硅技術開發副總裁Dennis Buss的介紹，整個行業目前面臨的最大挑戰是定制設計的成本高昂，由于設計成本大約有5000萬美元，他說：“小批量生產的ASIC將成為歷史。”成本受到電源管理需求、參數變化和包括模擬元件的系統級芯片集成等因素的重要影響，他補充說。

“我認為將來面臨的挑戰是架構、設計和工藝技術的協同開發問題，”Buss表示，由于目前需要應對電源管理、可變性和模擬/RF集成等相互交織的問題，保持開發過程相互獨立是不可行的。

英特爾公司低功耗IA和技術組副總裁兼總經理Gadi Singer概要介紹了納米設計面臨的4個主要挑戰：一是日益增加的密度，會導致邏輯容量巨大；二是復雜性日益增加，例如多電源域技術；三是計算和通信的融合，創造了低功耗的需求；四是上市時間面臨的挑戰。

為了解決這些問題，EDA供應商要開展“四維”之戰，Singer說，第一維是轉向更高層次的抽象；第二維是讓全部平臺“靠邊站”；第三維是可制造性設計（DFM）；第四維是“時間”，即更快的設計周轉時間。

事情并沒這么壞，TSMC設計和技術平臺的副總裁Fu-Chieh Hsu說：“類似電源、設計成本和集成等問題都可以成功地得到解決，如果我們持續與制造商、客戶、IP供應商和EDA提供商協力合作的話。”

盡管面對這些挑戰，小組討論的參與者都表示，他們正在開展65nm設計，并將在今年晚些時候或明年開展45nm原型設計。

小組討論中的一個話題是受限設計規則（RDR），它被許多觀察家視為未來45nm和32nm的技術趨勢。但是，RDR不會取代對DFM的需求，參與小組辯論的專家表示。

“我們已經采用RDR有很長時間了，它們只是更為嚴格的限制而已，”TI的Buss說，“但是，你要小心，怎樣才能把多個門（注釋：原文為poly）放在同一方向或把引腳間隔設置得不要太寬以免浪費面積？”更嚴格的設計規則，他強調說，還必須讓設計工程師隨著采用更小的工藝節點，能夠設計出面積更小的芯片。

“對DFM的投資絕對是必不可少的，”英特爾的Singer說。在英特爾，他表示，DFM包括設計規則、建模、光學接近校正（OPC）。Singer和其它發言人都注意到了基于模型的DFM的重要性。

然而，對于是否需要統計時序分析工具，卻引發了一些辯論。“統計時序是個好點子，只要你不把某種變化當成是具有統計特性的變化，”TI的Buss說，“大概只有一件事情是真正具有統計意義的，那就是隨機摻雜波動；至于其它對象，統計時序可能會給出錯誤的答案。”

“在現實生活中，我認為無法精確預測溫度和電壓的變化，”ST的Magarshack說，“我們可能采取統計方法來補償這些未知的變化。”

小組討論一致認為，電源是65nm和45nm的關鍵問題，然而，Singer表示，電源目前與其它設計流程是分別運行的。所需要的是，他說，要讓電源管理從架構級就開始介入，直到物理層面。“采用一體化設計流程是至關重要的，最終會得到正確的結果，”他說。

許多參與小組討論的專家表示，電子系統級（ESL）設計將是65nm和45nm設計領域最有發展前途的技術。“電子行業具備很強的RTL到GDSII系統設計能力，但是，我們已經沿用至今達20年之久，”Singer表示，“ESL絕對是解決未來更為復雜設計問題的必不可少的工具。”
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