顯然，無論是功能豐富的高端工具還是基本的入門級工具，常年使用同一種EDA工具都能提高效率。人們往往會習慣于自己所用的PCB設計工具，接受該工具的所有優缺點。但是，隨著技術的快速發展，我們應當考慮做出改變，采用最新的技術方法，從而取得更好的結果。在本期中，筆者將重點討論阻礙PCB設計流程的生產率問題。

到目前為止，PCB設計工具的選擇仍然局限于高端企業級解決方案或是入門級桌面解決方案。前者較為昂貴且因延長了學習和設置時間而導致成本的增加；后者雖然容易上手，但功能有限并且容易出錯。Mentor Graphics的新PADS Professional可提供這兩種解決方案的最佳版本，完美解決這一問題。PADS Professional以久經驗證的Xpedition技術為基礎，注重易于獲取、易于使用和性價比高等特點，并且仍然包含當今設計人員進行最復雜的設計所需的全部功能。

通常，基于高速計算機的設計采用兩次或三次迭代進行工作產品開發。但是，現在的產品生命周期都非常短，因此上市時間才是關鍵所在。依據您的研發投入，一次電路板迭代也可能代價高昂。我們不應只考慮工程設計時間，還要考慮產品上市延遲所造成的成本。若錯失機會，您的公司即使沒有失去全部市場份額，也可能損失數十萬美元。

在之前的專欄（板級仿真和PCB設計流程簡介）中，筆者曾提到過，若在設計周期中采用仿真，將能大幅降低開發成本。相比在大規模生產后進行更改，在設計流程初期進行設計更改的成本要低得多。更改成本隨著開發時間的增加而增加。

基本上，設計更改可以分為生產前修改和生產后修改。生產前更改通常發生在概念、設計、樣機制作或測試階段。生產后更改則發生在產品投入生產時，或者甚至是在產品上市后。越晚進行更改，修復問題的代價就越大。虛擬原型的優勢在于，它可在設計流程初期發現問題，因此能及時進行更正，以免其演變為重大問題。

多年來，入門級工具讓我們可以快速進行設計以及構建原型，其中一些是基于芯片供應商的參考設計進行的。遺憾的是，這種日子已一去不復返，開發團隊發現，他們需要采用分析工具，以在發布前對其設計進行驗證。他們無法將這些參考設計應用于實際的操作環境中。因為，這些設計通常由具有高學歷水平、但缺乏可性或可制造性設計意識及真實體驗的研發團隊打造。

當今設計環境中，隨著每項新技術的采用，多個快速上升時間信號以越來越快的速度進行傳遞，這種在線設計、查找并修復的方法在這樣的環境中顯得尤為重要。我們無需再構建原型、進行測試、然后對必要之處做出修改。包括信號和電源完整性、熱分析、DFM和三維干擾驗證等在內的虛擬原型，不僅可以減少改版次數，而且對于設計效率也至關重要。圖1顯示的即為三維干擾驗證。我們可以設置三維間距，然后三維間距檢查即可顯示違規情況，并自動放大所選設計不妥之處。

圖 1：三維干擾驗證。

若使用入門級工具，往往要擁有一定技能的工程師和PCB設計人員方能檢測出設計流程中出現的潛在問題。但是，現在需要約束驅動型、“設計即正確”的方法來進行復雜設計。創建好規則后，下游工具將遵循這些規則，并由各種設計規則檢查器 (DRC) 驗證是否符合要求。

圖2說明了典型的約束規劃和高速DDR2與DDR3設計的定義。約束應當在原理圖級別進行定義，并在Layout流程中一直沿用。這種方法的優勢在于，工程師能準確無誤地將其意圖傳遞給PCB設計人員。或者，獨立工程師（全程包辦的工程師）可以在整個設計流程中使用同樣的約束管理工具對約束進行管理。另外，從之前已經驗證的設計中復用約束不僅可以確保應用一致的規則，還可以最大限度地降低錯誤率。

圖 2：原理圖級別的約束規劃。

網絡類用于組織和加快具有類似屬性的網絡的布線約束定義。對于每個網絡類，您可以定義允許布線的層、這些層對應的走線寬度范圍，以及允許的過孔類型。對于差分對，可以根據計算的阻抗定義層相關的差分對間距，以確保各層之間的阻抗一致。

在設計流程的早期階段對網絡類和約束類進行正確的分組和定義，可顯著簡化約束的定義和管理。分組約束可提高PCB設計效率，縮短設計時間，以及最終降低PCB設計成本。

布線前仿真允許設計人員在設計流程的早期階段預測并消除信號和電源完整性、串擾和EMC問題。對于設計具有更少迭代的電路板而言，這種方法最具成本效益，而不用從布線后仿真開始更改。我們可以快速仿真復雜的互連場景，包括IC、傳輸線、連接器和無源元器件，以確定哪種場景最適合特定設計。

集成的“設計即正確”元器件庫還可確保在定義元件后，立即同步更新符號、單元和元件映射。這種方法消除了網表驅動型設計模式中常見的導致設計迭代的主要因素。

除了使用信號和電源完整性分析工具外，大多數設計人員仍然憑眼力查找Layout中的多處不一致性。例如，HyperLynx DRC可以驗證不易仿真的復雜設計規則，比如EMC約束。利用針對諸如跨越分割平面的走線、參考平面變化、屏蔽和過孔檢查等項目的DRC，我們可以快速檢測并更正可能在后期造成間歇性信號和電源完整性問題的問題。我們也可以自定義DRC，從而允許用戶為其可能手動進行的、以消除人為錯誤的所有檢查創建約束。

如今，具有亞納秒級切換時間的高性能處理器采用具有高瞬態電流和高時鐘頻率的低直流電壓，以盡可能減少耗電和散熱。但是，快速上升時間、低輸出緩沖器阻抗和同步總線切換在電源和接地平面中形成了高瞬態電流。這反而會降低產品的性能和可靠性。在不良操作環境中也存在較高的熱失效風險。熱分析獨立于電源完整性分析，可以檢測熱點、過熱元器件以及可能使產品降級的其他散熱問題。其自身可運行熱仿真或者通過直流壓降進行協同仿真。單獨熱仿真考慮到了IC和其他元器件的散熱、環境氣流和環境溫度。另外，散熱/直流壓降協同仿真還包括經過連接穩壓器模塊 (VRM) 與DC Sink管腳模型的銅線的電流產生的熱量。

圖 3：導出到LineSim的DDR3存儲器地址網絡拓撲。

當然，采用當今先進布線技術可以帶來令人驚嘆的生產率提升，尤其是采用需要您高度注意細節的最新高速DDR4存儲器接口時。當為所有關鍵信號設置定義的約束后，即可完成布線并進行驗證，所需時間大大少于手動方法。

總之，使用虛擬原型，包括信號和電源完整性、熱分析、DFM和三維驗證，現在對于減少設計迭代、滿足緊湊的日程以及保持領先的競爭地位都非常重要。但是，成本會是多少呢？我們可以選擇能確實完成任務的企業解決方案；也可以考慮使用價格實惠的工具套件，不過這都無法提供處理最為苛刻的設計所需的所有必要工具。是否該考慮更高效的替代方案了呢？

要點：
? PCB 設計工具的選擇仍然局限于高端企業級解決方案或是入門級桌面解決方案。
? 通常，基于高速計算機的設計采用兩次或三次迭代進行工作產品開發，既耗費工程師的時間，又延遲了上市時間。
? 相比在大規模生產后進行更改，在設計流程初期進行設計更改的成本要低得多。
? 開發團隊發現，他們需要采用分析工具，以在發布前對其設計進行驗證。
? 包括信號和電源完整性、熱分析、DFM 和三維干擾驗證等在內的虛擬原型，不僅可以減少改版次數，而且對于設計效率也至關重要。

圖 4：PCB 底部熱點的熱仿真。

? 若使用入門級工具，往往要擁有一定技能的工程師和 PCB 設計人員方能檢測出設計流程的潛在問題。需要約束驅動型、“設計即正確”的方法來進行復雜設計。
? 從之前已經驗證的設計中復用約束不僅可以確保應用一致的規則，還可以最大限度地降低錯誤率。
? 網絡類用于組織和加快具有類似屬性的網絡的布線約束定義。
? 設計人員仍然憑眼力查找Layout中的多處不一致性。但是，DRC工具可以驗證不易仿真的復雜設計規則，比如EMC約束。
? 熱分析獨立于電源完整性分析，可以檢測熱點、過熱元器件以及可能使產品降級的其他散熱問題。
? 當今先進布線技術可以帶來令人驚嘆的生產率提升。