國內(nèi)的無線通信系統(tǒng)研發(fā)過程通常采用的是瀑布式開發(fā)的研發(fā)方式，項目的開發(fā)流程按照從左到右依次分為四個階段：

瀑布式的研發(fā)方式

在瀑布式開發(fā)的研發(fā)模式中，經(jīng)常需要進行大量的技術(shù)協(xié)調(diào)會進行技術(shù)溝通和協(xié)調(diào)。同時，這種遞進式研發(fā)模式越來越難以應對復雜產(chǎn)品開發(fā)：

文本格式的需求文檔很難完全避免二義性的產(chǎn)生；

很難在早期進行測試驗證并及時發(fā)現(xiàn)設(shè)計問題，帶來成本的增加和開發(fā)周期的延長；

難以應對頻繁的設(shè)計更改，特別是在項目后期的設(shè)計更改會帶來巨大損失。

此外，在嵌入式軟件開發(fā)中，人工編碼仍大量使用。人工HDL編碼對技術(shù)人員的要求較高，而且效率較低。特別是在面對越來越復雜的通信數(shù)字信號處理算法開發(fā)時，開發(fā)效率、手工HDL代碼bug等問題很容易導致項目的延期。

傳統(tǒng)的開發(fā)模式重點放在了驗證和測試——

大干快上完成設(shè)計和實現(xiàn)階段，最后大量問題在測試和驗證階段，依靠系統(tǒng)聯(lián)調(diào)時才得以暴露和顯現(xiàn)，而這時復現(xiàn)、定位和解決問題的成本，將是最高昂的。

傳統(tǒng)的無線通信系統(tǒng)開發(fā)流程存在以下掣肘：

現(xiàn)代無線通信算法日趨復雜，開發(fā)之初難以全面綜合考慮數(shù)字基帶、數(shù)字中頻、射頻鏈路以及復雜信道條件下的系統(tǒng)級性能。這種未經(jīng)全面仿真就開始開發(fā)的流程，會給復雜新型無線通信系統(tǒng)研制帶來巨大隱患。

現(xiàn)有通信系統(tǒng)設(shè)計流程中，算法設(shè)計/仿真和FPGA和ARM/DSP硬件實現(xiàn)階段互相隔離，無法自動生成可以在硬件平臺運行的代碼。而手工編寫HDL/C代碼，易引入錯誤，質(zhì)量難以保證，同時造成設(shè)計工時浪費。

大多采用人工方式對于通信信號處理算法進行編寫以及集成仿真，費時費力，模塊功能單一且難以復用，可靠性和項目進度難以保證。

MathWorks 建議用戶使用基于模型的無線通信系統(tǒng)研發(fā)流程——

基于模型的開發(fā)流程

以基于模型的方式來設(shè)計項目，即以模型創(chuàng)建需求、以模型設(shè)計算法、以模型自動生成代碼及以模型自動測試/驗證。從頂至下為項目研發(fā)的四個階段，依次為預研及項目需求、算法設(shè)計階段、算法實現(xiàn)階段和集成驗證階段：

項目需求階段

項目需求階段就建立一套可執(zhí)行的模型，使與紙質(zhì)需求書逐項對應；

算法設(shè)計階段

在算法設(shè)計階段，逐步細化模型，仿真驗證算法在不同環(huán)境下的性能；

算法實現(xiàn)階段

與傳統(tǒng)手工編碼不同，直接從模型中自動生成用于FPGA/DSP的HDL/C代碼；

集成/驗證階段

從模型中直接生成用于FPGA/DSP硬件在環(huán)測試的測試平臺和測試用例。

使用基于模型的設(shè)計研發(fā)流程的優(yōu)勢在于：

統(tǒng)一的從頂至下的開發(fā)環(huán)境

數(shù)字信號處理算法工程師和RF工程師，都可以采用同一設(shè)計環(huán)境，從而可以搭建涵蓋數(shù)字信號處理部分和RF部分的從發(fā)射端到接收端的完整無線通信系統(tǒng)。

通信系統(tǒng)算法設(shè)計人員在完成算法級建模后，再由FPGA工程師進行模型細化、定點化轉(zhuǎn)換，這使得算法設(shè)計過程和工程實現(xiàn)過程相融合，實現(xiàn)了在開發(fā)階段和工程階段，設(shè)計和數(shù)字信號處理HDL代碼可以持續(xù)同步，極大的加快了設(shè)計迭代的過程。

完善的從頂至下的開發(fā)流程

項目初期即搭建模型，進行包括信號處理算法和復雜信道環(huán)境建模的全系統(tǒng)的仿真，包含復雜環(huán)境和可能的故障類型，確保在最早的階段發(fā)現(xiàn)問題，用最小的代價解決問題。

在Simulink搭建的無線通信系統(tǒng)模型基礎(chǔ)上，可以覆蓋分析、設(shè)計、實現(xiàn)、測試、集成的完整流程。模型易于不同階段的開發(fā)人員進行交流和理解，同時還可以很方便的進行分享和復用等一系列的好處。

軟件仿真與硬件在環(huán)仿真的有機結(jié)合

從模型中自動生成驗證平臺和測試用例，可進行功能級和FPGA/DSP硬件在環(huán)的測試驗證，節(jié)約手工編寫測試平臺時間、提高測試驗證的覆蓋度，確保信號處理系統(tǒng)的可靠性。