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??????? 在使用Flash 存儲數據時，有時需要對其設計讀寫控制邏輯。本文介紹了用VHDL 語言在CPLD內部編程，實現對Flash 中數據的讀取控制的具體方法，并給出了時序仿真波形。根據需求進行相應的修改，該設計可以支持可多種數據輸出寬度，因而具有較好的靈活性。
關鍵詞：CPLD VHDL Flash 多種數據輸出寬度
????????本設計已實用于國家 863 計劃“可擴展到T 比特的高性能IPv4/v6 路由器基礎平臺及實驗系統”項目中。其主要功能是對主控部分的FPGA 讀取Flash 進行控制。
在本項目中，主控部分的FPGA 在重啟時需要從Flash 中下載初始化程序。當下載完成
后，FPGA 仍會根據需要從Flash 相應地址讀取數據。這就要求在FPGA 和Flash 之間有一
塊控制邏輯來控制對Flash 的讀取。本設計就是完成的對這塊控制邏輯的具體實現。
本文用 VHDL 語言在CPLD 內部編程將其實現。本文第2 節給出用VHDL 語言在CPLD
內部編程實現Flash 讀取的過程，第3 節對全文進行概括總結。
關鍵詞：CPLD VHDL Flash 多種數據輸出寬度
????????本設計已實用于國家 863 計劃“可擴展到T 比特的高性能IPv4/v6 路由器基礎平臺及實驗系統”項目中。其主要功能是對主控部分的FPGA 讀取Flash 進行控制。
在本項目中，主控部分的FPGA 在重啟時需要從Flash 中下載初始化程序。當下載完成
后，FPGA 仍會根據需要從Flash 相應地址讀取數據。這就要求在FPGA 和Flash 之間有一
塊控制邏輯來控制對Flash 的讀取。本設計就是完成的對這塊控制邏輯的具體實現。
本文用 VHDL 語言在CPLD 內部編程將其實現。本文第2 節給出用VHDL 語言在CPLD
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