1. 面積與速度的平衡與互換

　　這里的面積指一個設計消耗 FPGA/CPLD 的邏輯資源的數量，對于 FPGA 可以用消耗的 FF（觸發器）和 LUT（查找表）來衡量，更一般的衡量方式可以用設計所占的等價邏輯門數。速度指設計在芯片上穩定運行所能達到的最高頻率，這個頻率由設計的時序狀況來決定，以及設計滿足的時鐘要求：PAD to PAD time 、Clock Setup Time、Clock Hold Time、Clock-to-Output Delay 等眾多時序特征量密切相關。面積和速度這兩個指標貫穿 FPGA/CPLD 設計的時鐘，是設計質量的評價的終極標準 —— 面積和速度是一對對立統一的矛盾體。要求一個同時具備設計面積最小、運行頻率最高是不現實的。更科學的設計目標應該是在滿足設計時序要求（包括對設計頻率的要求）的前提下，占用最小的芯片面積。或者在所規定的面積下，是設計的時序余量更大、頻率跑的更高。這兩種目標充分體現了面積和速度的平衡的思想。作為矛盾的兩個組成部分，面積和速度的地位是不一樣的。相比之下，滿足時序、工作頻率的要求更重要一些，當兩者沖突時，采用速度優先的準則。從理論上講，如果一個設計時序余量較大，所能跑的速度遠遠高于設計要求，那么就通過功能模塊的復用來減少整個設計消耗的芯片面積，這就是用速度的優勢換取面積的節約。反之，如果一個設計的時序要求很高，普通方法達不到設計頻率，那么一般可以通過將數據流串并轉換，并行復制多個操作模塊，對整個設計采取乒乓操作和串并轉換的思想運行。

　　2. 硬件原則

　　硬件原則主要針對 HDL 代碼編寫而言：Verilog 是采用了 C 語言形式的硬件的抽象，它的本質作用在于描述硬件，它的最終實現結果是芯片內部的實際電路。所以評判一段 HDL 代碼的優劣的最終標準是：其描述并實現的硬件電路的性能，包括面積和速度兩個方面。評價一個設計的代碼水平較高，僅僅是說這個設計是由硬件想 HDL 代碼這種表現形式的轉換更加流暢、合理。而一個設計最終性能，在更大程度上取決于設計工程師所構想的硬件實現方案的效率以及合理性。（HDL 代碼僅僅是硬件設計的表達形式之一）初學者片面追求代碼的整潔、簡短，是錯誤的，是與 HDL 的標準背道而馳的。正確的編碼方法，首先要做到對所需實現的硬件電路胸有成竹，對該部分的硬件的結構和連接十分清晰，然后再用適當的 HDL 語句表達出來即可。另外，Verilog 作為一種 HDL 語言，是分層次的。系統級 -- 算法級 -- 寄存器傳輸級 -- 邏輯級 -- 門級 -- 開關級。構建優先級樹會消耗大量的組合邏輯，所以如果能夠使用 case 的地方，盡量使用 case 代替 if.。。..else.。

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