高層次設計是一種“概念驅動式”設計，設計人員無須通過門級原理圖描述電路，而是針對設計目標進行功能描述。由于擺脫了電路細節的束縛，設計人員可以把精力集中于創造性的方案與概念的構思上，一且這些概念構思以高層次描述的形式輸人計算機，EDA系統就能以規則驅動的方式自動完成整個設計。這樣，新的概念就能迅速有效地成為產品，大大縮短了，產品的研制周期。不僅如此，高層次設計只是定義系統的行為特性，可以不涉及實現工藝，因此還可以在廠家綜合庫的支持下，利用綜合優化工 具將高層次描述 轉換成針對某種工藝優化的網絡表，使工藝轉化變得輕而易舉。首先，工程師按照“自頂向下”的設計方法進行系統劃分。其次，輸人VHDL代碼，這是高層次設計中最為普遍的輸人方式。此外，還可以采用圖形輸人方式（框圖，狀態圖等）這種輸人方式具有直觀、容易理解的優點。第三步是，將以上的設計輸人編譯成標準的VHDL文件。第四步是進行代碼級的功能仿真，主要是檢驗系統功能設計的正確性。這一步驟適用大型設計，因為對于大型設計來說，在綜合前對派代碼仿真，就可以大大減少設計重復的次數和時間。一般情況下，這一仿真步驟可略去。第五步是，利用綜合器對VHDL源代碼進行綜合優化處理，生成門級描述的網絡表文件，這是將高層次描述轉化為硬件電路的關鍵步驟。綜合優化是針對ASIC芯片供應商的某一產品系列進行的，所以綜合的過程要在相應的廠家綜合庫支持下才能完成。第六步是，利用產生的網絡表文件進行適配前的時序仿真，仿真過程不涉及具體器件的硬件特性，是較為粗略的。一般的設計，也可略去這一仿真步驟。第七步是利用適配器將綜合后的網絡表文件針對某一具體的目標器件進行邏輯映射操作，包括底層器件配置、邏輯分割、邏輯優化、布局布線。第八步是在適配完成后，產生多項設計結果：（1）適配報告，包括芯片內部資源利用情況，設計的布爾方程描述情況等；（2）適配后的仿真模型；（3）器件編程文件。根據適配后的仿真模型，可以進行適配后的時序仿真，因為已經得到器件的實際硬件特性（如時延特性＼所以仿真結果能比較精確地預期未來芯片的實際性能。如果仿真結果達不到設計要求，就需要修改VHDL源代碼或選擇不同速度和品質的器件，直至滿足設計要求；最后一步是將適配器產生的器件編程文件通過編程器或下載電纜載人到目標芯片FPGA或CPLD中。如果是大批量產品開發，則通過更換相應的廠瓣合庫，輕易地轉由ASIC形式實現。