壓敏防雷芯片(MOV)在使用過程中受到脈沖電壓、暫態過電壓、工頻電壓三類電應力的聯合作用，消耗其能量耐量，導致性能劣化。為確保MOV品質，相關標準采用8/20μs雷電波、2ms方波、TOV試驗和加速老化壽命試驗來檢測MOV的各項性能。在多年的生產檢測和實際使用發現：壓敏防雷芯片的損壞大多數發生在芯片邊緣，如8/20 μs雷電波Imax作用下，絕緣層出現打崩、閃絡、邊緣出現穿孔現象；2ms方波、TOV試驗中芯片穿孔破壞，并且穿孔的位置絕大部分在邊緣。可見芯片的邊緣是壓敏防雷芯片最薄弱的環節，是缺陷比較多的部分。提高壓敏防雷芯片的電性能的關鍵是提高陶瓷基體的均勻性，減少芯片邊緣的缺陷[1~3]。造成陶瓷基體不均勻的主要原因是低熔點的Bi、Sb等元素在燒結過程中的揮發，Bi、Sb等元素在芯片邊緣揮發比較多，導致陶瓷基體邊緣致密度下降，進而影響壓敏防雷芯片的電性能。
本實驗通過在側面涂覆高阻釉，在高溫燒結過程中與陶瓷基體結合為一體，補充易揮發的Bi、Sb等元素，同時Si、Sb、Y等元素滲入基體，形成濃度梯度，使邊緣的壓敏電壓高于中心的壓敏電壓，從而提高壓敏防雷芯片的電性能。
2? 實驗
2.1 高阻釉的配制
高阻釉與陶瓷基體有很好的結合強度，其膨脹系數與基體相差不大，有一定量的玻璃質，在高溫下流動時表面光潔。按表1的配方稱量（質量分數），濕法球磨24h，經烘干過篩后，850℃煅燒2小時，濕法球磨10h，烘干備用。
表 1? 高阻釉的配方
編號 ZnO(%) Bi2O3(%) Sb2O3(%) SiO2(%) Y2O3(%) 硼玻璃(%)
1 55 15 10 5 3 12
2 50 15 15 7 3 10
3 43 15 20 9 3 10
4 36 15 25 11 3 10

2.2 樣品準備
將ZnO粉料和Bi2O3、Co3O4、MnO2、Sb2O3、Cr2O3等添加劑按配方（摩爾分數）：97%ZnO+1%Bi2O3+0.5%Co3O4+0.5%Sb2O3+0.5%MnO2+0.5%Cr2O3準確稱量，加入適量的濃度為10%的聚乙烯醇水溶液作粘合劑，攪拌球磨5小時后噴霧造粒，干壓成邊長40×40mm，厚度4.4mm，密度為3.2g/cm3的生坯，緩慢升溫至550℃排膠后，將前面制備的高阻釉分別加入3%酒精-乙基纖維素溶液調至一定濃度，涂覆于坯體側面，干燥后在1150℃燒成，在650℃退火，燒滲銀電極，環氧樹脂包封，制得樣品分別記為G0（未涂覆高阻釉）、G1（1#高阻釉）、G2（2#高阻釉）、G3（3#高阻釉）、G4（4#高阻釉）。
2.3 樣品測試
用CJ1001型壓敏電阻直流參數儀測量樣品的壓敏電壓、漏電流、非線性系數，用FGL-40型雷電流沖擊實驗臺測試8/20μs大電流特性，用FGT-TOV型老化試驗臺測試TOV特性，用JSM-6360LV型掃描電鏡分析樣品顯微結構。
3? 結果與討論
未涂覆高阻釉的G0樣品與涂覆高阻釉的G1~G4樣品，其壓敏電壓U1mA、電壓梯度、流電流平均值如表2所示，從表2中可以看出：涂覆高阻釉后壓敏電壓、電壓梯度略有升高，漏電流略有降低。
表 2? 涂覆不同高阻釉對小電流特性的影響
樣品 G0 G1 G2 G3 G4
壓敏電壓 (V) 618 625 630 635 636
電壓梯度 (V/mm) 170 171 173 174 174
漏電流 (μA) 3.5 2.2 2.1 2.2 2.1

從表3中可以看出，G0樣經過8/20μs雷電流30kA×15次沖擊后，其壓敏電壓變化率為+0.3%，漏電流為6.5μA；而G3樣的壓敏電壓變化率為+1.6%，漏電流為2.9μA。涂覆高阻釉對8/20μs雷電流沖擊后壓敏電壓的穩定性影響不是太大，但是對漏電流的影響較大，G3樣品的性能最好。從表4可以看出，經過涂覆側面高阻釉處理后的G2、G3、G4樣品，在8/20μs雷電波Imax作用下，芯片的絕緣性能更好，未出現擊穿、閃絡現象。采用環氧樹脂包封的產品完全能通過行業標準，達到目前國內的最高水平。
表 3? 涂覆不同高阻釉對8/20μs雷電流30kA的影響
樣品 G0 G1 G2 G3 G4
壓敏電壓 (V) 618?????? 625 630 635 636
漏電流 (μA) 3.5 2.2 2.1 2.2 2.1
30kA沖擊15次后
壓敏電壓 (V) 620 630 633 645 630
30kA沖擊15次后
漏電流 (μA) 6.5 4.2 3.2 2.9 3.3
30kA沖擊15次后
壓敏電壓變化率 (%)? +0.3 +0.8 +0.5 +1.6 -0.9

表 4? 8/20μs雷電流30kA×15次沖擊后，
再沖擊60kA×2次沖擊
樣品 G0 G1 G2 G3 G4
測試結果 閃絡?????? 閃絡 無擊穿、閃絡 無擊穿、閃絡 無擊穿、閃絡

由表5可見，涂覆側面高阻釉后的樣品與未涂覆側面高阻釉后的樣品相比，其最大的熱脫扣電流有較大提高，G3樣品約為1300mA。從圖1、圖2中可見，在長時間、大電流作用下，G0樣品的熔穿位置位于芯片邊緣，而G3樣品的熔穿位置位于芯片中部銅電極區，
圖3是G0、G3樣品中心位置與邊緣位置的SEM照片。從壓敏陶瓷的顯微結構中可以看出，在相同溫度下燒成的G0、G3樣品，其中心位置的晶粒尺寸約為15μm左右，G0樣品邊緣ZnO晶粒尺寸大于20μm，而G3樣品僅僅是最外側的ZnO晶粒尺寸大于20μm，從放大1000倍照片看出，G3樣品的晶粒尺寸大致在15μm左右，其陶瓷較為致密。
涂覆高阻釉后，在高溫燒結過程中與陶瓷基體結合為一體，補充易揮發的Bi、Sb等元素，同時Si、Sb、Y等元素滲入基體，提高了邊緣的壓敏電壓，在側面形成高阻層，在8/20μs雷電流沖擊作用下，脈沖電流的分布得到改善，邊緣的電流密度減小，同時由于側面高阻層的存在，提高了樣品在Imax作用下抗閃絡的能力。G4樣品8/20μs雷電流In下的通流能力略有下降，初步分析認為：側面涂覆更高濃度的Sb2O3、SiO2造成沖擊電流向芯片中心部位集中，電流密度過大所致。對于不同的壓敏防雷芯片配方體系，需要合適的高阻釉配合，達到最佳的電流分布，壓敏防雷芯片的電性能才能達到最佳。