MyHDL項(xiàng)目的目標(biāo)是賦予Python語(yǔ)言優(yōu)雅和簡(jiǎn)單的硬件設(shè)計(jì)人員。

　　MyHDL是使用Python作為硬件描述和驗(yàn)證語(yǔ)言的免費(fèi)開源軟件包。Python是一種非常高級(jí)的語(yǔ)言，而硬件設(shè)計(jì)者可以利用它的全部力量來建模和仿真他們的設(shè)計(jì)。此外，MyHDL可以將設(shè)計(jì)轉(zhuǎn)換成Verilog或VHDL。這為傳統(tǒng)的設(shè)計(jì)流程提供了一條路徑。

?

　　建模

　　Python的力量和清晰度使MyHDL成為高級(jí)建模的理想解決方案。Python以復(fù)雜建模問題的優(yōu)雅解決方案而聞名。此外，Python對(duì)于快速的應(yīng)用開發(fā)和實(shí)驗(yàn)是突出的。

　　MyHDL背后的關(guān)鍵思想是使用Python生成器來建模硬件并發(fā)性。發(fā)電機(jī)最好被描述為可恢復(fù)的函數(shù)。MyHDL生成器與VHDL Verilog和進(jìn)程中的塊總是相似的。

　　硬件模塊被建模為返回生成器的函數(shù)。這種方法使得支持任意層次結(jié)構(gòu)、命名端口關(guān)聯(lián)、實(shí)例數(shù)組和條件實(shí)例化等特性變得簡(jiǎn)單。此外，MyHDL提供了實(shí)現(xiàn)傳統(tǒng)硬件描述概念的類。它提供了用于支持生成器之間通信的信號(hào)類、用于支持面向位操作的類和用于枚舉類型的類。

　　仿真和驗(yàn)證

　　內(nèi)置模擬器在Python解釋器的頂部運(yùn)行。它通過跟蹤VCD文件中的信號(hào)變化來支持波形查看。

　　使用MyHDL，Python單元測(cè)試框架可以用于硬件設(shè)計(jì)。雖然單元測(cè)試是一種流行的現(xiàn)代軟件驗(yàn)證技術(shù)，但在硬件設(shè)計(jì)領(lǐng)域仍然不常見。

　　MyHDL還可以作為硬件驗(yàn)證語(yǔ)言用于Verilog設(shè)計(jì)，通過與傳統(tǒng)HDL仿真器的協(xié)同仿真。

　　Verilog與VHDL的轉(zhuǎn)換

　　在一定的局限性下，MyHDL設(shè)計(jì)可以轉(zhuǎn)換為Verilog或VHDL語(yǔ)言。這為傳統(tǒng)的設(shè)計(jì)流程提供了一條路徑，包括合成和實(shí)現(xiàn)。然而，可轉(zhuǎn)換子集比標(biāo)準(zhǔn)合成子集寬得多，并且包括可用于高級(jí)建模和測(cè)試臺(tái)的特性。

　　轉(zhuǎn)換器工作在一個(gè)已經(jīng)充分闡述的實(shí)例化設(shè)計(jì)。因此，原來的設(shè)計(jì)結(jié)構(gòu)可以是任意復(fù)雜的。此外，轉(zhuǎn)換限制僅適用于發(fā)電機(jī)內(nèi)部的代碼。外部發(fā)電機(jī)，Python的全功率可以在不損害可兌換性的情況下使用。

　　最后，轉(zhuǎn)換器自動(dòng)地在Verilog或VHDL中直接完成許多任務(wù)。一個(gè)顯著的特點(diǎn)是自動(dòng)處理簽名的算術(shù)問題。