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      電子發(fā)燒友網>電子資料下載>可編程邏輯>帶有48字節(jié)RAM的日歷時鐘芯片的設計

      帶有48字節(jié)RAM的日歷時鐘芯片的設計

      2010-07-05 | rar | 263 | 次下載 | 5積分

      資料介紹

      介紹了一種帶有48字節(jié)RAM的日歷時鐘芯片的設計，該芯片具有振蕩、分頻、可編程的計時計數、定時鬧響和中斷輸出等功能。該芯片基于Verilog HDL描述，采用模塊化設計，可擴展性好；并利用Synopsys公司的VCS和DC工具分別對設計進行了成功的系統仿真和綜合；同時還簡單介紹了ASIC設計的整個流程。
      RAM 日歷時鐘芯
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