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4 位二進制同步計數器（同步清除）
簡要說明
169 為可預置的 4 位二進制同步加/減計數器，共有 54S169/74S169，
54LS169/74LS169 兩種線路結構形式。其主要電特性的典型值如下：
型號 fc PD
54S169/74S169 55MHz 500mW 54LS169/74LS169 35MHz 100mW 169 的預置是同步的。當置入控制端（LOAD）為低電平時，在CLOCK上升
沿作用下，輸出端（QA－QD）與數據輸入端（A－D）相一致。
169 的計數是同步的，靠CLOCK同時加在 4 個觸發器上而實現。當ENP
＿＿
和
ENT
＿＿
均為低電平時，在CLOCK上升沿作用下QA－QD同時變化，從而消除了異步
計數器中出現的計數尖峰。當計數方式控制（U/D
_ _
）為高電平時進行加計數，當
計數方式控制（U/D
_ _
）為低電平時進行減計數。當計數方式控制（U/D
_ _
）為低電
平時進行減計數ENP
＿＿
、ENT
＿＿
跳變與CLOCK無關。
169 有超前進位功能。當計數溢出時，進位端（RC OUT）輸出一個低電平
脈沖，其寬度為：加計數時為 Q0 的高電平部分；減計數時為 Q0 的低電平部分。
利用ENP
＿＿
、ENT
＿＿
、RC OUT端，在不外加門電路的情況下，可級聯成N位同步計
數器。
169 有獨立的時鐘電路，在CLOCK出現前，即使ENP
＿＿
、ENT
＿＿
、LOAD和U/D
_ _
發生變化，電路的功能也不受影響。
引出端符號
RC OUT 進位輸出端（低電平有效）
CLOCK 時鐘輸入端（上升沿有效）
ENT
＿＿
計數控制端（低電平有效）
ENP
＿＿
計數控制端（低電平有效）
A－D 并行數據輸入端
LOAD 同步并行置入控制端（低電平有效）
QA－QD 輸出端
U/D
_ _
加/減計數方式控制端
邏輯圖