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54/74168
十進制同步加/減計數器
簡要說明
168 為可預置的十進制同步加/減計數器，共有 54S168/74S168，54LS168/74LS168
兩種線路結構形式。其主要電特性的典型值如下：
型號 fc PD
54S168/74S168 55MHz 500mW 54LS168/74LS168 35MHz 100mW 168 的預置是同步的。當置入控制端（P
__
E
__
）為低電平時，在CP上升沿作用下，輸出
端（Q0～Q3）與數據輸入端（P0～P3）相一致。
168 的計數是同步的，靠CP同時加在 4 個觸發器上而實現。當C
_ _
E
__
P _
和C
_ _
E
__
T
__
均為低電
平時，在CP上升沿作用下Q0～Q3 同時變化，從而消除了異步計數器中出現的計數尖峰。
當計數方式控制（U/D
_ _
）為低電平時進行減計數。C
_ _
E
__
P _
和C
_ _
E
__
T
__
的跳變不受CP狀態的限制。
168 有超前進位功能。當計數溢出時，進位輸出端（T
__
C
_ _
）輸出一個低電平脈沖，其
寬度為：加計數時為Q0 的高電平部分；減計數時為Q0 的低電平部分。
利用C
_ _
E
__
P _
、C
_ _
E
__
T
__
、T
__
C
_ _
端，在不外加門電路的情況下，可級聯成N位同步計數器。
168 有獨立的時鐘電路，在CP出現前，即使C
_ _
E
__
P _
、C
_ _
E
__
T
__
、P
__
E
__
和U/D
_ _
發生變化，電路
的功能也不受影響。
引出端符號
T
__
C
_ _
進位輸出端（低電平有效）
CP 時鐘輸入端（上升沿有效）
C
_ _
E
__
P
__
計數控制端（低電平有效）
C
_ _
E
__
T
__
計數控制端（低電平有效）
P0～P3 并行數據輸入端
L
__
D
_ _
同步并行置入控制端（低電平有效）
Q0－Q3 輸出端
U/D
_ _
加/減計數方式控制端
邏輯圖及封裝圖
十進制同步加/減計數器
簡要說明
168 為可預置的十進制同步加/減計數器，共有 54S168/74S168，54LS168/74LS168
兩種線路結構形式。其主要電特性的典型值如下：
型號 fc PD
54S168/74S168 55MHz 500mW 54LS168/74LS168 35MHz 100mW 168 的預置是同步的。當置入控制端（P
__
E
__
）為低電平時，在CP上升沿作用下，輸出
端（Q0～Q3）與數據輸入端（P0～P3）相一致。
168 的計數是同步的，靠CP同時加在 4 個觸發器上而實現。當C
_ _
E
__
P _
和C
_ _
E
__
T
__
均為低電
平時，在CP上升沿作用下Q0～Q3 同時變化，從而消除了異步計數器中出現的計數尖峰。
當計數方式控制（U/D
_ _
）為低電平時進行減計數。C
_ _
E
__
P _
和C
_ _
E
__
T
__
的跳變不受CP狀態的限制。
168 有超前進位功能。當計數溢出時，進位輸出端（T
__
C
_ _
）輸出一個低電平脈沖，其
寬度為：加計數時為Q0 的高電平部分；減計數時為Q0 的低電平部分。
利用C
_ _
E
__
P _
、C
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E
__
T
__
、T
__
C
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端，在不外加門電路的情況下，可級聯成N位同步計數器。
168 有獨立的時鐘電路，在CP出現前，即使C
_ _
E
__
P _
、C
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E
__
T
__
、P
__
E
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和U/D
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發生變化，電路
的功能也不受影響。
引出端符號
T
__
C
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進位輸出端（低電平有效）
CP 時鐘輸入端（上升沿有效）
C
_ _
E
__
P
__
計數控制端（低電平有效）
C
_ _
E
__
T
__
計數控制端（低電平有效）
P0～P3 并行數據輸入端
L
__
D
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同步并行置入控制端（低電平有效）
Q0－Q3 輸出端
U/D
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加/減計數方式控制端
邏輯圖及封裝圖
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